JP3080914B2 - 半導体ウェーハ製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 42
- 239000004065 semiconductor Substances 0.000 title claims description 30
- 235000012431 wafers Nutrition 0.000 claims description 192
- 238000000034 method Methods 0.000 claims description 45
- 239000001301 oxygen Substances 0.000 claims description 29
- 229910052760 oxygen Inorganic materials 0.000 claims description 29
- 238000005468 ion implantation Methods 0.000 claims description 28
- -1 oxygen ions Chemical class 0.000 claims description 25
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 claims description 21
- 238000010438 heat treatment Methods 0.000 claims description 15
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 13
- 239000001257 hydrogen Substances 0.000 claims description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 4
- 238000005520 cutting process Methods 0.000 claims description 4
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 3
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 3
- 229910001882 dioxygen Inorganic materials 0.000 claims description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 3
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen(.) Chemical compound [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 claims description 3
- 239000002002 slurry Substances 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims 3
- 238000005304 joining Methods 0.000 claims 1
- 238000005728 strengthening Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 33
- 238000007796 conventional method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000003746 surface roughness Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
- H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
- H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
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Description
【０００１】
【発明の属する技術分野】本発明は半導体ウェーハの製
造方法に関し、特にＳＯＩ（シリコンオンインシュレー
タ）半導体ウェーハの大量生産を可能にし費用を節減す
るために生産性及び収率を向上させ得る半導体ウェーハ
の製造方法に関する。
造方法に関し、特にＳＯＩ（シリコンオンインシュレー
タ）半導体ウェーハの大量生産を可能にし費用を節減す
るために生産性及び収率を向上させ得る半導体ウェーハ
の製造方法に関する。
【０００２】
【従来の技術】ＳＯＩ半導体ウェーハの製造に際し、Ｓ
ＯＩ半導体ウェーハ形成技術は、先ず半導体基板上に絶
縁役割をするシリコン酸化膜を形成し、その上に実際に
用いられる半導体基板、例えば単結晶シリコン層を形成
し、この単結晶シリコン層の上部に半導体素子を製造す
る方法として知られており、素子の分離技術が容易であ
り、素子の電気的な特性が優れ広範囲に研究されてい
る。
ＯＩ半導体ウェーハ形成技術は、先ず半導体基板上に絶
縁役割をするシリコン酸化膜を形成し、その上に実際に
用いられる半導体基板、例えば単結晶シリコン層を形成
し、この単結晶シリコン層の上部に半導体素子を製造す
る方法として知られており、素子の分離技術が容易であ
り、素子の電気的な特性が優れ広範囲に研究されてい
る。
【０００３】一般に、バルク（ｂｕｌｋ）モス電界効果
トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎ
ｓｉｓｔｏｒ、以下ＭＯＳＦＥＴという）はゲート、ソ
ース、ドレイン、半導体基板の４−ターミナル（ｔｅｒ
ｍｉｎａｌ）構造であるのに比べ、ＳＯＩ構造のＭＯＳ
ＦＥＴは半導体基板に対するコンタクト及び関連配線に
対する連結が不要なためゲート、ソース、ドレインの３
−ターミナル構造を有し、チップ（ｃｈｉｐ）の大きさ
を小型化することができる。
トランジスタ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎ
ｓｉｓｔｏｒ、以下ＭＯＳＦＥＴという）はゲート、ソ
ース、ドレイン、半導体基板の４−ターミナル（ｔｅｒ
ｍｉｎａｌ）構造であるのに比べ、ＳＯＩ構造のＭＯＳ
ＦＥＴは半導体基板に対するコンタクト及び関連配線に
対する連結が不要なためゲート、ソース、ドレインの３
−ターミナル構造を有し、チップ（ｃｈｉｐ）の大きさ
を小型化することができる。
【０００４】さらに、前記ＳＯＩ構造のＭＯＳＦＥＴ
は、ＣＭＯＳを実現する際にウェルを形成せず、それぞ
れのＭＯＳＦＥＴの活性領域が互いに絶縁されているた
めラッチ−アップ（ｌａｔｃｈ−ｕｐ）を防ぐことがで
きる。
は、ＣＭＯＳを実現する際にウェルを形成せず、それぞ
れのＭＯＳＦＥＴの活性領域が互いに絶縁されているた
めラッチ−アップ（ｌａｔｃｈ−ｕｐ）を防ぐことがで
きる。
【０００５】尚、薄いシリコン薄膜に製造されるＳＯＩ
ウェーハはソース／ドレイン接合がフィルム厚さ全体に
形成されるため、ソース／ドレインの面接合容量（ａｒ
ｅａｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）が殆
どなく、媒介変数（ｐｅｒｉｍｅｔｅｒ）による接合容
量のみ存在する。従って、ＳＯＩ素子はバルクＭＯＳＦ
ＥＴに比べ高速、低電力特性を有する。
ウェーハはソース／ドレイン接合がフィルム厚さ全体に
形成されるため、ソース／ドレインの面接合容量（ａｒ
ｅａｊｕｎｃｔｉｏｎ ｃａｐａｃｉｔａｎｃｅ）が殆
どなく、媒介変数（ｐｅｒｉｍｅｔｅｒ）による接合容
量のみ存在する。従って、ＳＯＩ素子はバルクＭＯＳＦ
ＥＴに比べ高速、低電力特性を有する。
【０００６】その外にも、前記ＳＯＩウェーハは全体的
なＩＣチップ（ＩＣ ｃｈｉｐ）の回路的要素とＣＭＯ
Ｓ回路のラッチ アップの間で発生するキャパシタ カ
ップリング（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎ
ｇ）を減少させ、チップの大きさ減少及びパッキング密
度増加で全体的な回路の動作速度を増加させ、寄生キャ
パシタンスとチップ大きさを減少させる特性を有する。
なＩＣチップ（ＩＣ ｃｈｉｐ）の回路的要素とＣＭＯ
Ｓ回路のラッチ アップの間で発生するキャパシタ カ
ップリング（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎ
ｇ）を減少させ、チップの大きさ減少及びパッキング密
度増加で全体的な回路の動作速度を増加させ、寄生キャ
パシタンスとチップ大きさを減少させる特性を有する。
【０００７】さらに、前記ＳＯＩウェーハはホット エ
レクトロン（Ｈｏｔ ｅｌｅｃｔｒｏｎ）効果の減少、
ショット チャンネル効果（Ｓｈｏｒｔ ｃｈａｎｎｅ
ｌｅｆｆｅｃｔ）の減少等のような長所を有する。
レクトロン（Ｈｏｔ ｅｌｅｃｔｒｏｎ）効果の減少、
ショット チャンネル効果（Ｓｈｏｒｔ ｃｈａｎｎｅ
ｌｅｆｆｅｃｔ）の減少等のような長所を有する。
【０００８】参考までに、前記ＳＯＩウェーハは二つの
ウェーハを接合した後、一つのウェーハを薄く製造する
Ｂ・Ｅ（Ｂｏｎｄ ＆ Ｅｔｃｈ、以下ＢＥという）法
と、半導体基板上部に酸素インプラント（ｏｘｙｇｅｎ
ｉｍｐｌａｎｔｅｄ）後、熱処理により埋込み酸化膜
（ｂｕｒｉｅｄ ｏｘｉｄｅ）とシリコン膜を形成する
ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ Ｂｙ ＩＭｐｌａ
ｔｅｄ Ｏｘｙｇｅｎ）法が用いられており、近来には
スマート カット（ｓｍａｒｔ ｃｕｔ）方法を用いる
こともある。
ウェーハを接合した後、一つのウェーハを薄く製造する
Ｂ・Ｅ（Ｂｏｎｄ ＆ Ｅｔｃｈ、以下ＢＥという）法
と、半導体基板上部に酸素インプラント（ｏｘｙｇｅｎ
ｉｍｐｌａｎｔｅｄ）後、熱処理により埋込み酸化膜
（ｂｕｒｉｅｄ ｏｘｉｄｅ）とシリコン膜を形成する
ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ Ｂｙ ＩＭｐｌａ
ｔｅｄ Ｏｘｙｇｅｎ）法が用いられており、近来には
スマート カット（ｓｍａｒｔ ｃｕｔ）方法を用いる
こともある。
【０００９】これに係り、従来技術に基づくＳＯＩウェ
ーハの製造方法を説明すれば以下の通りである。
ーハの製造方法を説明すれば以下の通りである。
【００１０】図１乃至図５は、従来技術に基づくスマー
ト カット方法によるＳＯＩウェーハの製造工程を示す
断面図である。
ト カット方法によるＳＯＩウェーハの製造工程を示す
断面図である。
【００１１】従来技術に基づくスマート カット方法に
よるＳＯＩウェーハの製造工程は先ず、図１に示すよう
に第１ウェーハ（１）と第２ウェーハ（１１）をそれぞ
れ準備し、前記第１ウェーハ（１）上部に熱酸化膜
（３）を所定厚さ形成する。
よるＳＯＩウェーハの製造工程は先ず、図１に示すよう
に第１ウェーハ（１）と第２ウェーハ（１１）をそれぞ
れ準備し、前記第１ウェーハ（１）上部に熱酸化膜
（３）を所定厚さ形成する。
【００１２】その次に、図２に示すように、前記第１ウ
ェーハ（１）に水素イオンを注入し前記熱酸化膜（３）
より深く水素イオン注入領域（５）を形成する。
ェーハ（１）に水素イオンを注入し前記熱酸化膜（３）
より深く水素イオン注入領域（５）を形成する。
【００１３】この際、前記水素イオン注入工程はイオン
注入エネルギーを用途に従い１０ＫｅＶ〜２ＭｅＶと
し、ドーズ（ｄｏｓｅ）は１×１０16〜１０17／ｃｍ2
にして実施する。
注入エネルギーを用途に従い１０ＫｅＶ〜２ＭｅＶと
し、ドーズ（ｄｏｓｅ）は１×１０16〜１０17／ｃｍ2
にして実施する。
【００１４】次いで、図３に示すように、前記第１ウェ
ーハ（１）を前記第２ウェーハ（１１）のベアウェーハ
（ｂａｒｅ ｗａｆｅｒ）に接合させる。この際、前記
第１ウェーハ（１）の上部に形成された熱酸化膜（３）
が前記第２ウェーハ（１１）の上部面と接合されるよう
にする。
ーハ（１）を前記第２ウェーハ（１１）のベアウェーハ
（ｂａｒｅ ｗａｆｅｒ）に接合させる。この際、前記
第１ウェーハ（１）の上部に形成された熱酸化膜（３）
が前記第２ウェーハ（１１）の上部面と接合されるよう
にする。
【００１５】その次に、前記第１ウェーハ（１）と第２
ウェーハ（１１）が接合した状態で約４００〜６００℃
ほどの温度下で熱処理する。
ウェーハ（１１）が接合した状態で約４００〜６００℃
ほどの温度下で熱処理する。
【００１６】次いで、図４に示すように、前記水素イオ
ン注入領域（５）が形成された部分を切断して前記第２
ウェーハ（１１）に形成された一つのＳＯＩウェーハ
（１０）と、前記第１ウェーハ（１ｂ）に形成されたベ
アウェーハをそれぞれ形成する。
ン注入領域（５）が形成された部分を切断して前記第２
ウェーハ（１１）に形成された一つのＳＯＩウェーハ
（１０）と、前記第１ウェーハ（１ｂ）に形成されたベ
アウェーハをそれぞれ形成する。
【００１７】この際、前記ＳＯＩウェーハ（１０）は、
前記第２ウェーハ（１１）上部に熱酸化膜（３）が形成
され、その上部に前記第１ウェーハ（１）の切断された
部分（１ａ）が接合され形成される。
前記第２ウェーハ（１１）上部に熱酸化膜（３）が形成
され、その上部に前記第１ウェーハ（１）の切断された
部分（１ａ）が接合され形成される。
【００１８】その次に、前記ＳＯＩウェーハ（１０）を
約９００℃以上の高温で熱処理して化学的に結合を強化
させ、ＣＭＰ装置を利用したタッチ ポリシング（ｔｏ
ｕｃｈ ｐｏｌｉｓｈｉｎｇ）を経て表面粗度を緩和さ
せることにより、後続工程で素子製造が容易なＳＯＩウ
ェーハを完成する。
約９００℃以上の高温で熱処理して化学的に結合を強化
させ、ＣＭＰ装置を利用したタッチ ポリシング（ｔｏ
ｕｃｈ ｐｏｌｉｓｈｉｎｇ）を経て表面粗度を緩和さ
せることにより、後続工程で素子製造が容易なＳＯＩウ
ェーハを完成する。
【００１９】
【発明が解決しようとする課題】このような従来技術に
基づくＳＯＩウェーハ製造方法においては次のような問
題点が存在する。
基づくＳＯＩウェーハ製造方法においては次のような問
題点が存在する。
【００２０】従来技術に基づくＳＯＩウェーハ製造方法
においては、水素イオンを熱酸化膜が形成されたウェー
ハ上部に注入してベアウェーハと接合させ熱処理した
後、水素イオンが注入された面を切断して一枚のＳＯＩ
ウェーハを形成する。
においては、水素イオンを熱酸化膜が形成されたウェー
ハ上部に注入してベアウェーハと接合させ熱処理した
後、水素イオンが注入された面を切断して一枚のＳＯＩ
ウェーハを形成する。
【００２１】このように形成されたＳＯＩウェーハは、
表面粗度が良くないので表面粗度を緩和させるためポリ
シング工程を行わなければならない。
表面粗度が良くないので表面粗度を緩和させるためポリ
シング工程を行わなければならない。
【００２２】一方、分離された他の一枚のウェーハであ
るベアウェーハはさらにＳＯＩウェーハ製造工程に再使
用することになる。
るベアウェーハはさらにＳＯＩウェーハ製造工程に再使
用することになる。
【００２３】しかし、前記のような方法では前記ベアウ
ェーハを再使用してＳＯＩウェーハを形成しなければな
らない場合に製造工程が複雑になり、さらにそれに伴う
費用が増加し、ＳＯＩの大量生産が困難な問題点が存在
する。
ェーハを再使用してＳＯＩウェーハを形成しなければな
らない場合に製造工程が複雑になり、さらにそれに伴う
費用が増加し、ＳＯＩの大量生産が困難な問題点が存在
する。
【００２４】ここに、本発明は前記従来技術の問題点を
解決するため考案されたものであり、製造工程を単純化
させＳＯＩウェーハの生産性を向上させることができる
半導体ウェーハ製造方法を提供することにその目的があ
る。
解決するため考案されたものであり、製造工程を単純化
させＳＯＩウェーハの生産性を向上させることができる
半導体ウェーハ製造方法を提供することにその目的があ
る。
【００２５】
【課題を解決するための手段】前記目的を達成するため
の本発明による半導体ウェーハ製造方法は、第１ウェー
ハと第２ウェーハを提供する工程と、第１ウェーハ上部
に熱酸化膜を形成する工程と、第２ウェーハに酸素イオ
ンをイオン注入して酸素イオン注入領域を形成する工程
と、第２ウェーハに水素イオンをイオン注入して酸素イ
オン注入領域より浅い水素イオン注入領域を形成する工
程と、第２ウェーハの上部面を第１ウェーハの熱酸化膜
上部面に接合させる工程と、接合されたウェーハを熱処
理する工程と、第１ウェーハと第２ウェーハを、水素イ
オン注入領域を切断面に分離切断して第１ＳＯＩウェー
ハとベアウェーハを形成する工程と、第１ＳＯＩウェー
ハを熱処理して化学的結合を強化させる工程と、ベアウ
ェーハを熱処理工程を介しベアウェーハ内に存在する酸
素イオン注入領域を活性化して酸化膜を形成し第２ＳＯ
Ｉウェーハを形成する工程と、第１及び第２ＳＯＩウェ
ーハ表面を平坦化させる工程を含んでなることをその特
徴とする。
の本発明による半導体ウェーハ製造方法は、第１ウェー
ハと第２ウェーハを提供する工程と、第１ウェーハ上部
に熱酸化膜を形成する工程と、第２ウェーハに酸素イオ
ンをイオン注入して酸素イオン注入領域を形成する工程
と、第２ウェーハに水素イオンをイオン注入して酸素イ
オン注入領域より浅い水素イオン注入領域を形成する工
程と、第２ウェーハの上部面を第１ウェーハの熱酸化膜
上部面に接合させる工程と、接合されたウェーハを熱処
理する工程と、第１ウェーハと第２ウェーハを、水素イ
オン注入領域を切断面に分離切断して第１ＳＯＩウェー
ハとベアウェーハを形成する工程と、第１ＳＯＩウェー
ハを熱処理して化学的結合を強化させる工程と、ベアウ
ェーハを熱処理工程を介しベアウェーハ内に存在する酸
素イオン注入領域を活性化して酸化膜を形成し第２ＳＯ
Ｉウェーハを形成する工程と、第１及び第２ＳＯＩウェ
ーハ表面を平坦化させる工程を含んでなることをその特
徴とする。
【００２６】さらに、本発明による半導体ウェーハ製造
方法は、第１ウェーハと第２ウェーハを提供する工程
と、第１ウェーハ上部に第１熱酸化膜を形成する工程
と、第２ウェーハ上部に第２熱酸化膜を形成する工程
と、第２ウェーハに酸素イオンと水素イオンを順次イオ
ン注入して酸素イオン注入領域と水素イオン注入領域を
それぞれ形成する工程と、第２ウェーハの上部面を第１
ウェーハの上部面に接合させる工程と、接合されたウェ
ーハを熱処理する工程と、第１及び第２ウェーハを水素
イオン注入領域を伝達面にして分離切断し、第１ＳＯＩ
ウェーハとベアウェーハを形成する工程と、第１ＳＯＩ
ウェーハを熱処理して化学的結合を強化させる工程と、
ベアウェーハを熱処理工程によりベアウェーハ内に存在
する酸素イオン注入領域を活性化して酸化膜を形成し第
２ＳＯＩウェーハを形成する工程と、第１及び第２ＳＯ
Ｉウェーハ表面を平坦化させる工程を含んでなることを
その特徴とする。
方法は、第１ウェーハと第２ウェーハを提供する工程
と、第１ウェーハ上部に第１熱酸化膜を形成する工程
と、第２ウェーハ上部に第２熱酸化膜を形成する工程
と、第２ウェーハに酸素イオンと水素イオンを順次イオ
ン注入して酸素イオン注入領域と水素イオン注入領域を
それぞれ形成する工程と、第２ウェーハの上部面を第１
ウェーハの上部面に接合させる工程と、接合されたウェ
ーハを熱処理する工程と、第１及び第２ウェーハを水素
イオン注入領域を伝達面にして分離切断し、第１ＳＯＩ
ウェーハとベアウェーハを形成する工程と、第１ＳＯＩ
ウェーハを熱処理して化学的結合を強化させる工程と、
ベアウェーハを熱処理工程によりベアウェーハ内に存在
する酸素イオン注入領域を活性化して酸化膜を形成し第
２ＳＯＩウェーハを形成する工程と、第１及び第２ＳＯ
Ｉウェーハ表面を平坦化させる工程を含んでなることを
その特徴とする。
【００２７】
【発明の実施の形態】以下、本発明の一実施形態に係る
半導体ウェーハの製造方法を添付の図を参照して詳細に
説明する。
半導体ウェーハの製造方法を添付の図を参照して詳細に
説明する。
【００２８】図６乃至１０は、本発明の第１実施形態に
係るＳＯＩウェーハ製造方法を示す断面図である。
係るＳＯＩウェーハ製造方法を示す断面図である。
【００２９】本発明の第１実施形態に係るＳＯＩウェー
ハ製造方法は、先ず図６に示すように、ベアウェーハで
ある第１ウェーハ（２１）および第２ウェーハ（３１）
をそれぞれ備え、第１ウェーハ（２１）の表面を熱酸化
させて熱酸化膜（２３）を所定厚さ形成する。
ハ製造方法は、先ず図６に示すように、ベアウェーハで
ある第１ウェーハ（２１）および第２ウェーハ（３１）
をそれぞれ備え、第１ウェーハ（２１）の表面を熱酸化
させて熱酸化膜（２３）を所定厚さ形成する。
【００３０】この際、熱酸化膜（２３）は約９００〜
１，１００℃程度の温度下で約３０〜６０分間熱工程を
行い、約５００〜１０，０００Å程度の厚さに形成す
る。
１，１００℃程度の温度下で約３０〜６０分間熱工程を
行い、約５００〜１０，０００Å程度の厚さに形成す
る。
【００３１】その次に、図７に示すように、ベアウェー
ハである第２ウェーハ（３１）に酸素イオンを注入して
酸素イオン注入領域（３３）を形成し、酸素イオン注入
領域（３３）より浅く水素イオンをイオン注入して水素
イオン注入領域（３５）を形成する。
ハである第２ウェーハ（３１）に酸素イオンを注入して
酸素イオン注入領域（３３）を形成し、酸素イオン注入
領域（３３）より浅く水素イオンをイオン注入して水素
イオン注入領域（３５）を形成する。
【００３２】この際、酸素イオン注入領域（３３）はウ
ェーハの厚さに従い１０ＫｅＶ〜２ＭｅＶとし、ドーズ
は１×１０12／ｃｍ2 〜１×１０16／ｃｍ2 程度にイオ
ン注入工程を行って形成する。
ェーハの厚さに従い１０ＫｅＶ〜２ＭｅＶとし、ドーズ
は１×１０12／ｃｍ2 〜１×１０16／ｃｍ2 程度にイオ
ン注入工程を行って形成する。
【００３３】さらに、水素イオン注入領域（３５）はイ
オン注入エネルギーを用途に従い１０ＫｅＶ〜２ＭｅＶ
にし、ドーズは１×１０16〜１０17／ｃｍ2 程度のイオ
ン注入工程を行って形成する。
オン注入エネルギーを用途に従い１０ＫｅＶ〜２ＭｅＶ
にし、ドーズは１×１０16〜１０17／ｃｍ2 程度のイオ
ン注入工程を行って形成する。
【００３４】その次に、図８に示すように、第２ウェー
ハ（３１）の水素イオン注入領域（３５）が第１ウェー
ハ（２１）の上部に形成された熱酸化膜（２３）上部に
接合するよう、第１ウェーハ（２１）と第２ウェーハ
（３１）を接合させる。
ハ（３１）の水素イオン注入領域（３５）が第１ウェー
ハ（２１）の上部に形成された熱酸化膜（２３）上部に
接合するよう、第１ウェーハ（２１）と第２ウェーハ
（３１）を接合させる。
【００３５】次いで、前記接合された前記全体構造を約
４００〜６００℃程度の温度下で熱処理する。
４００〜６００℃程度の温度下で熱処理する。
【００３６】その次に、図９に示すように、水素イオン
注入領域（３５）部分を切断し第１ＳＯＩウェーハ（２
０）と、ベアウェーハの第２ＳＯＩウェーハ（３０）を
形成する。
注入領域（３５）部分を切断し第１ＳＯＩウェーハ（２
０）と、ベアウェーハの第２ＳＯＩウェーハ（３０）を
形成する。
【００３７】次いで、図１０に示すように、第１ＳＯＩ
ウェーハ（２０）は約９００〜１，２００℃程度の温度
で熱処理して化学的結合を強化させる。
ウェーハ（２０）は約９００〜１，２００℃程度の温度
で熱処理して化学的結合を強化させる。
【００３８】さらに、第２ＳＯＩウェーハ（３０）は約
９００〜１，２００℃程度の温度の窒素、又は酸素ガス
雰囲気下で約３０〜１００分間熱処理することにより、
第２ＳＯＩウェーハ（３０）内部に形成された酸素イオ
ン注入領域（３３）を活性化して酸化膜（３３ａ）を形
成し、ＳＩＭＯＸのような方法の第２ＳＯＩウェーハ
（３０）を形成する。
９００〜１，２００℃程度の温度の窒素、又は酸素ガス
雰囲気下で約３０〜１００分間熱処理することにより、
第２ＳＯＩウェーハ（３０）内部に形成された酸素イオ
ン注入領域（３３）を活性化して酸化膜（３３ａ）を形
成し、ＳＩＭＯＸのような方法の第２ＳＯＩウェーハ
（３０）を形成する。
【００３９】その次に、第１，２ＳＯＩウェーハ（２
０，３０）の表面粗度を緩和させ二つのＳＯＩウェーハ
を完成する。
０，３０）の表面粗度を緩和させ二つのＳＯＩウェーハ
を完成する。
【００４０】この際、第１，２ＳＯＩウェーハ（２０，
３０）の表面粗度は化学機械錬磨（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭ
Ｐという）方法で緩和させる。
３０）の表面粗度は化学機械錬磨（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、以下ＣＭ
Ｐという）方法で緩和させる。
【００４１】前記化学機械錬磨工程時に、テーブル速度
を１５〜４０ｒｐｍ、ポリシングヘッドのバック圧力
（ｂａｃｋ ｐｒｅｓｓｕｒｅ ｏｆ ｐｏｌｉｓｈｉ
ｎｇｈｅａｄ）を０．１〜２ｐｓｉ、ウェーハを押え込
むポリシング ヘッドの圧力を０．１〜９ｐｓｉにして
行い、スラリーはＫＯＨ系又はＮＨ4 ＯＨ系を用いる。
を１５〜４０ｒｐｍ、ポリシングヘッドのバック圧力
（ｂａｃｋ ｐｒｅｓｓｕｒｅ ｏｆ ｐｏｌｉｓｈｉ
ｎｇｈｅａｄ）を０．１〜２ｐｓｉ、ウェーハを押え込
むポリシング ヘッドの圧力を０．１〜９ｐｓｉにして
行い、スラリーはＫＯＨ系又はＮＨ4 ＯＨ系を用いる。
【００４２】一方、本発明の第２実施形態に係るＳＯＩ
ウェーハ製造方法を説明すれば次の通りである。
ウェーハ製造方法を説明すれば次の通りである。
【００４３】図１１及び図１２は、本発明の第２実施例
に係るＳＯＩウェーハ製造方法を示す断面図である。
に係るＳＯＩウェーハ製造方法を示す断面図である。
【００４４】本発明の第２実施形態に係るＳＯＩウェー
ハ製造方法は、先ず図１１に示すように、ベアウェーハ
である第１ウェーハ（４１）および第２ウェーハ（５
１）をそれぞれ備え、第１ウェーハ（４１）と第２ウェ
ーハ（５１）の表面をそれぞれ熱酸化させ第１熱酸化膜
（４３）と第２酸化膜（５３）を所定厚さだけ形成す
る。
ハ製造方法は、先ず図１１に示すように、ベアウェーハ
である第１ウェーハ（４１）および第２ウェーハ（５
１）をそれぞれ備え、第１ウェーハ（４１）と第２ウェ
ーハ（５１）の表面をそれぞれ熱酸化させ第１熱酸化膜
（４３）と第２酸化膜（５３）を所定厚さだけ形成す
る。
【００４５】この際、第１，２熱酸化膜（４３，５３）
は約９００〜１，１００℃程度の温度で約３０〜６０分
間熱工程を行い、約５００〜１０，０００Å程度の厚さ
にそれぞれ形成する。
は約９００〜１，１００℃程度の温度で約３０〜６０分
間熱工程を行い、約５００〜１０，０００Å程度の厚さ
にそれぞれ形成する。
【００４６】その次に、第２ウェーハ（５１）に酸素イ
オンと水素イオンをそれぞれイオン注入して酸素イオン
注入領域（５５）と水素イオン注入領域（５７）をそれ
ぞれ形成する。
オンと水素イオンをそれぞれイオン注入して酸素イオン
注入領域（５５）と水素イオン注入領域（５７）をそれ
ぞれ形成する。
【００４７】この際、酸素イオン注入領域（４４）はウ
ェーハの厚さに従い１０ＫｅＶ〜２ＭｅＶにし、ドーズ
は１×１０12／ｃｍ2 〜１×１０16／ｃｍ2 程度にイオ
ン注入工程を行って形成する。
ェーハの厚さに従い１０ＫｅＶ〜２ＭｅＶにし、ドーズ
は１×１０12／ｃｍ2 〜１×１０16／ｃｍ2 程度にイオ
ン注入工程を行って形成する。
【００４８】さらに、水素イオン注入領域（５７）はイ
オン注入エネルギーを用途に従い１０ＫｅＶ〜２ＭｅＶ
にし、ドーズは１×１０16〜１０17／ｃｍ2 程度にイオ
ン注入工程を行って形成する。
オン注入エネルギーを用途に従い１０ＫｅＶ〜２ＭｅＶ
にし、ドーズは１×１０16〜１０17／ｃｍ2 程度にイオ
ン注入工程を行って形成する。
【００４９】その次に、図１２に示すように、第２熱酸
化膜（５３）が形成された第２ウェーハ（５１）を第１
熱酸化膜（４３）が形成された第１ウェーハ（４１）に
接合させるが、第１熱酸化膜（４３）上部に第２熱酸化
膜（５３）が接合されるようにする。
化膜（５３）が形成された第２ウェーハ（５１）を第１
熱酸化膜（４３）が形成された第１ウェーハ（４１）に
接合させるが、第１熱酸化膜（４３）上部に第２熱酸化
膜（５３）が接合されるようにする。
【００５０】次いで、前記接合された全体構造を約４０
０〜６００℃程度の温度下で熱処理する。
０〜６００℃程度の温度下で熱処理する。
【００５１】その次に、前記本発明の第１実施形態の図
１０と同一工程を行い二つのＳＯＩウェーハを形成す
る。
１０と同一工程を行い二つのＳＯＩウェーハを形成す
る。
【００５２】
【発明の効果】前記で説明したように、本発明に係る半
導体ウェーハ製造方法においては、次のような効果を有
する。
導体ウェーハ製造方法においては、次のような効果を有
する。
【００５３】本発明に係る半導体ウェーハ製造方法にお
いては一つのウェーハ熱酸化膜を形成し、他の一つのウ
ェーハには酸素イオン注入領域と水素イオン注入領域を
形成した後、二つのウェーハを接合させ熱処理した後、
水素イオン注入領域を切断面にして分離し、前記他の一
つのウェーハを熱酸化させて二つのＳＯＩウェーハを形
成することにより工程を単純化させＳＯＩウェーハの生
産性を向上させ得る利点を有する。
いては一つのウェーハ熱酸化膜を形成し、他の一つのウ
ェーハには酸素イオン注入領域と水素イオン注入領域を
形成した後、二つのウェーハを接合させ熱処理した後、
水素イオン注入領域を切断面にして分離し、前記他の一
つのウェーハを熱酸化させて二つのＳＯＩウェーハを形
成することにより工程を単純化させＳＯＩウェーハの生
産性を向上させ得る利点を有する。
【図１】従来技術に基づくＳＯＩウェーハの製造工程を
示す断面図。
示す断面図。
【図２】従来技術に基づくＳＯＩウェーハの製造工程を
示す断面図。
示す断面図。
【図３】従来技術に基づくＳＯＩウェーハの製造工程を
示す断面図。
示す断面図。
【図４】従来技術に基づくＳＯＩウェーハの製造工程を
示す断面図。
示す断面図。
【図５】従来技術に基づくＳＯＩウェーハの製造工程を
示す断面図。
示す断面図。
【図６】本発明の第１実施形態に係るＳＯＩウェーハの
製造工程を示す断面図。
製造工程を示す断面図。
【図７】本発明の第１実施形態に係るＳＯＩウェーハの
製造工程を示す断面図。
製造工程を示す断面図。
【図８】本発明の第１実施形態に係るＳＯＩウェーハの
製造工程を示す断面図。
製造工程を示す断面図。
【図９】本発明の第１実施形態に係るＳＯＩウェーハの
製造工程を示す断面図。
製造工程を示す断面図。
【図１０】本発明の第１実施形態に係るＳＯＩウェーハ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図１１】本発明の第２実施形態に係るＳＯＩウェーハ
の製造工程を示す断面図。
の製造工程を示す断面図。
【図１２】本発明の第２実施形態に係るＳＯＩウェーハ
の製造工程を示す断面図。
の製造工程を示す断面図。
２０…第１ＳＯＩウェーハ ２１，４１…第１ウェーハ ２３…熱酸化膜 ３０…第２ＳＯＩウェーハ ３１，５１…第２ウェーハ ３３，５５…酸素イオン注入領域 ３３ａ…酸化膜 ３５，５７…水素イオン注入領域 ４３…第１熱酸化膜 ５３…第２熱酸化膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−152638（ＪＰ，Ａ) 特開 平２−194650（ＪＰ，Ａ) 特開 平７−302889（ＪＰ，Ａ) 特開 平６−172451（ＪＰ，Ａ) 特開 平５−129258（ＪＰ，Ａ) 特開 平５−299345（ＪＰ，Ａ) 特開 平５−211128（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/265 H01L 27/12 H01L 21/02
Claims (20)
- 【請求項１】 第１ウェーハと第２ウェーハを提供する
工程；前記第１ウェーハ上部に熱酸化膜を形成する工
程；前記第２ウェーハに酸素イオンをイオン注入して酸
素イオン注入領域を形成する工程；前記第２ウェーハに
水素イオンをイオン注入して水素イオン注入領域を形成
するが、前記酸素イオン注入領域より浅く形成する工
程；前記第２ウェーハの上部面を前記第１ウェーハの熱
酸化膜上部面に接合させる工程；前記接合されたウェー
ハを熱処理する工程；前記第１ウェーハと第２ウェーハ
を、前記水素イオン注入領域を切断面に分離切断して第
１ＳＯＩウェーハとベアウェーハを形成する工程；前記
第１ＳＯＩウェーハを熱処理して化学的結合を強化させ
る工程；前記ベアウェーハを熱処理工程を介し、前記ベ
アウェーハ内に存在する前記酸素イオン注入領域を活性
化して酸化膜を形成し第２ＳＯＩウェーハを形成する工
程；前記第１及び第２ＳＯＩウェーハ表面を、平坦化さ
せる工程を含んでなることを特徴とする半導体ウェーハ
製造方法。 - 【請求項２】 前記熱酸化膜は、約９００〜１，１００
℃程度の温度下で約３０〜６０分間熱処理して形成する
ことを特徴とする請求項１記載の半導体ウェーハ製造方
法。 - 【請求項３】 前記熱酸化膜は、約５００〜１０，００
０Å程度の厚さに形成することを特徴とする請求項１記
載の半導体ウェーハ製造方法。 - 【請求項４】 前記水素イオン注入領域は、１０ＫｅＶ
〜２ＭｅＶ程度のイオン注入エネルギーで形成すること
を特徴とする請求項１記載の半導体ウェーハ製造方法。 - 【請求項５】 前記水素イオン注入領域は、１×１０16
〜１０17／ｃｍ2 程度のドーズ量で形成することを特徴
とする請求項１記載の半導体ウェーハ製造方法。 - 【請求項６】 前記酸素イオン注入領域は、１０ＫｅＶ
〜２ＭｅＶ程度のイオン注入エネルギーで形成すること
を特徴とする請求項１記載の半導体ウェーハ製造方法。 - 【請求項７】 前記酸素イオン注入領域は、１×１０12
／ｃｍ2 〜１×１０16／ｃｍ2 程度のドーズ量で形成す
ることを特徴とする請求項１記載の半導体ウェーハ製造
方法。 - 【請求項８】 前記接合されたウェーハの熱処理工程
は、約４００〜６００℃程度の温度下で行うことを特徴
とする請求項１記載の半導体ウェーハ製造方法。 - 【請求項９】 前記第１ＳＯＩウェーハの熱処理工程
は、約９００〜１，２００℃程度の温度下で行うことを
特徴とする請求項１記載の半導体ウェーハ製造方法。 - 【請求項１０】 前記第２ＳＯＩウェーハは、９００〜
１，２００℃ほどの温度の窒素、又は酸素ガス雰囲気下
で約３０〜１００分間熱処理工程を行って形成すること
を特徴とする請求項１記載の半導体ウェーハ製造方法。 - 【請求項１１】 前記平坦化工程は、ＣＭＰ方法で行う
ことを特徴とする請求項１記載の半導体ウェーハ製造方
法。 - 【請求項１２】 前記平坦化工程は、テーブル速度を１
５〜４０ｒｐｍ、ポリシング ヘッドのバック圧力を
０．１〜２ｐｓｉ、ウェーハを押え込むポリシング ヘ
ッドの圧力を０．１〜９ｐｓｉにし、ＫＯＨ系又はＮＨ
4 ＯＨ系のスラリーを用いて行うことを特徴とする請求
項１記載の半導体ウェーハ製造方法。 - 【請求項１３】 第１ウェーハと第２ウェーハを提供す
る工程；前記第１ウェーハ上部に第１熱酸化膜を形成す
る工程；前記第２ウェーハ上部に第２熱酸化膜を形成す
る工程；前記第２ウェーハに酸素イオンと水素イオンを
順次イオン注入し、酸素イオン注入領域と水素イオン注
入領域をそれぞれ形成する工程；前記第２ウェーハの上
部面を前記第１ウェーハの上部面に接合させる工程；前
記接合されたウェーハを熱処理する工程；前記第１及び
第２ウェーハを、前記水素イオン注入領域を切断面に分
離切断し、第１ＳＯＩウェーハとベアウェーハを形成す
る工程；前記第１ＳＯＩウェーハを熱処理し化学的結合
を強化させる工程；前記ベアウェーハを熱処理工程によ
り、前記ベアウェーハ内に存在する酸素イオン注入領域
を活性化して酸化膜を形成し第２ＳＯＩウェーハを形成
する工程；前記第１及び第２ＳＯＩウェーハ表面を平坦
化させる工程を含んでなることを特徴とする半導体ウェ
ーハ製造方法。 - 【請求項１４】 前記熱酸化膜は、約９００〜１，１０
０℃程度の温度下で約３０〜６０分間熱処理し約５００
〜１０，０００Å程度の厚さに形成することを特徴とす
る請求項１３記載の半導体ウェーハ製造方法。 - 【請求項１５】 前記水素イオン注入領域は、１×１０
16〜１０17／ｃｍ2程度のドーズ量を１０ＫｅＶ〜２Ｍ
ｅＶ程度のイオン注入エネルギーでイオン注入して形成
することを特徴とする請求項１３記載の半導体ウェーハ
製造方法。 - 【請求項１６】 前記酸素イオン注入領域は、１×１０
12／ｃｍ2 〜１×１０16／ｃｍ2 程度のドーズ量を１０
ＫｅＶ〜２ＭｅＶ程度のイオン注入エネルギーでイオン
注入して形成することを特徴とする請求項１３記載の半
導体ウェーハ製造方法。 - 【請求項１７】 前記接合されたウェーハの熱処理工程
は、約４００〜６００℃程度の温度下で行うことを特徴
とする請求項１３記載の半導体ウェーハ製造方法。 - 【請求項１８】 前記第１ＳＯＩウェーハの熱処理工程
は、約９００〜１，２００℃程度の温度下で行うことを
特徴とする請求項１３記載の半導体ウェーハ製造方法。 - 【請求項１９】 前記第２ＳＯＩウェーハは、約９００
〜１，２００℃程度の温度の窒素、又は酸素ガス雰囲気
下で約３０〜１００分間熱処理工程を行って形成するこ
とを特徴とする請求項１３記載の半導体ウェーハ製造方
法。 - 【請求項２０】 前記平坦化工程はテーブル速度を１５
〜４０ｒｐｍ、ポリシング ヘッドのバック圧力を０．
１〜２ｐｓｉ、ウェーハを押え込むポリシング ヘッド
の圧力を０．１〜９ｐｓｉにし、ＫＯＨ系又はＮＨ4 Ｏ
Ｈ系のスラリーを用いるＣＭＰ工程で行うことを特徴と
する請求項１３記載の半導体ウェーハ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960056895A KR100232886B1 (ko) | 1996-11-23 | 1996-11-23 | Soi 웨이퍼 제조방법 |
| KR96-56895 | 1996-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10172918A JPH10172918A (ja) | 1998-06-26 |
| JP3080914B2 true JP3080914B2 (ja) | 2000-08-28 |
Family
ID=19483322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09319786A Expired - Fee Related JP3080914B2 (ja) | 1996-11-23 | 1997-11-20 | 半導体ウェーハ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5953622A (ja) |
| JP (1) | JP3080914B2 (ja) |
| KR (1) | KR100232886B1 (ja) |
| TW (1) | TW406426B (ja) |
Families Citing this family (88)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW374196B (en) | 1996-02-23 | 1999-11-11 | Semiconductor Energy Lab Co Ltd | Semiconductor thin film and method for manufacturing the same and semiconductor device and method for manufacturing the same |
| US6251754B1 (en) * | 1997-05-09 | 2001-06-26 | Denso Corporation | Semiconductor substrate manufacturing method |
| US20070122997A1 (en) * | 1998-02-19 | 2007-05-31 | Silicon Genesis Corporation | Controlled process and resulting device |
| US6033974A (en) | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
| US6162705A (en) | 1997-05-12 | 2000-12-19 | Silicon Genesis Corporation | Controlled cleavage process and resulting device using beta annealing |
| US6291313B1 (en) | 1997-05-12 | 2001-09-18 | Silicon Genesis Corporation | Method and device for controlled cleaving process |
| US6548382B1 (en) | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
| JP2998724B2 (ja) * | 1997-11-10 | 2000-01-11 | 日本電気株式会社 | 張り合わせｓｏｉ基板の製造方法 |
| US6686623B2 (en) | 1997-11-18 | 2004-02-03 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and electronic apparatus |
| FR2773261B1 (fr) | 1997-12-30 | 2000-01-28 | Commissariat Energie Atomique | Procede pour le transfert d'un film mince comportant une etape de creation d'inclusions |
| SG71903A1 (en) * | 1998-01-30 | 2000-04-18 | Canon Kk | Process of reclamation of soi substrate and reproduced substrate |
| JPH11307747A (ja) * | 1998-04-17 | 1999-11-05 | Nec Corp | Ｓｏｉ基板およびその製造方法 |
| JP2000012864A (ja) | 1998-06-22 | 2000-01-14 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| US6291326B1 (en) | 1998-06-23 | 2001-09-18 | Silicon Genesis Corporation | Pre-semiconductor process implant and post-process film separation |
| US6054370A (en) * | 1998-06-30 | 2000-04-25 | Intel Corporation | Method of delaminating a pre-fabricated transistor layer from a substrate for placement on another wafer |
| TW444266B (en) * | 1998-07-23 | 2001-07-01 | Canon Kk | Semiconductor substrate and method of producing same |
| US6271101B1 (en) | 1998-07-29 | 2001-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Process for production of SOI substrate and process for production of semiconductor device |
| JP4476390B2 (ja) * | 1998-09-04 | 2010-06-09 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| FR2784795B1 (fr) * | 1998-10-16 | 2000-12-01 | Commissariat Energie Atomique | Structure comportant une couche mince de materiau composee de zones conductrices et de zones isolantes et procede de fabrication d'une telle structure |
| JP2000349264A (ja) | 1998-12-04 | 2000-12-15 | Canon Inc | 半導体ウエハの製造方法、使用方法および利用方法 |
| US6346459B1 (en) * | 1999-02-05 | 2002-02-12 | Silicon Wafer Technologies, Inc. | Process for lift off and transfer of semiconductor devices onto an alien substrate |
| US6263941B1 (en) | 1999-08-10 | 2001-07-24 | Silicon Genesis Corporation | Nozzle for cleaving substrates |
| US6500732B1 (en) | 1999-08-10 | 2002-12-31 | Silicon Genesis Corporation | Cleaving process to fabricate multilayered substrates using low implantation doses |
| US6221740B1 (en) | 1999-08-10 | 2001-04-24 | Silicon Genesis Corporation | Substrate cleaving tool and method |
| US6368938B1 (en) * | 1999-10-05 | 2002-04-09 | Silicon Wafer Technologies, Inc. | Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate |
| JP3975634B2 (ja) * | 2000-01-25 | 2007-09-12 | 信越半導体株式会社 | 半導体ウェハの製作法 |
| US6635552B1 (en) | 2000-06-12 | 2003-10-21 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| FR2811807B1 (fr) * | 2000-07-12 | 2003-07-04 | Commissariat Energie Atomique | Procede de decoupage d'un bloc de materiau et de formation d'un film mince |
| JP2002050749A (ja) * | 2000-07-31 | 2002-02-15 | Canon Inc | 複合部材の分離方法及び装置 |
| DE10041748A1 (de) * | 2000-08-27 | 2002-03-14 | Infineon Technologies Ag | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
| US6429070B1 (en) | 2000-08-30 | 2002-08-06 | Micron Technology, Inc. | DRAM cell constructions, and methods of forming DRAM cells |
| FR2840731B3 (fr) * | 2002-06-11 | 2004-07-30 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees |
| FR2894990B1 (fr) * | 2005-12-21 | 2008-02-22 | Soitec Silicon On Insulator | Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede |
| US8507361B2 (en) | 2000-11-27 | 2013-08-13 | Soitec | Fabrication of substrates with a useful layer of monocrystalline semiconductor material |
| FR2817394B1 (fr) * | 2000-11-27 | 2003-10-31 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede |
| US6887753B2 (en) * | 2001-02-28 | 2005-05-03 | Micron Technology, Inc. | Methods of forming semiconductor circuitry, and semiconductor circuit constructions |
| FR2823599B1 (fr) | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
| FR2823596B1 (fr) * | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
| KR100414193B1 (ko) * | 2001-05-08 | 2004-01-07 | 주식회사 실트론 | 에스오아이 웨이퍼 제조용 도너 웨이퍼 가공 방법 |
| KR100874724B1 (ko) | 2001-07-17 | 2008-12-19 | 신에쯔 한도타이 가부시키가이샤 | 접합 웨이퍼의 제조방법 |
| US6566158B2 (en) * | 2001-08-17 | 2003-05-20 | Rosemount Aerospace Inc. | Method of preparing a semiconductor using ion implantation in a SiC layer |
| FR2830983B1 (fr) * | 2001-10-11 | 2004-05-14 | Commissariat Energie Atomique | Procede de fabrication de couches minces contenant des microcomposants |
| KR100465630B1 (ko) * | 2002-05-03 | 2005-01-13 | 주식회사 하이닉스반도체 | 웨이퍼의 제조방법 |
| US7608927B2 (en) * | 2002-08-29 | 2009-10-27 | Micron Technology, Inc. | Localized biasing for silicon on insulator structures |
| KR100473855B1 (ko) * | 2002-09-12 | 2005-03-10 | 주식회사 실트론 | 에스오아이 웨이퍼의 제조 방법 |
| US8187377B2 (en) | 2002-10-04 | 2012-05-29 | Silicon Genesis Corporation | Non-contact etch annealing of strained layers |
| FR2847075B1 (fr) * | 2002-11-07 | 2005-02-18 | Commissariat Energie Atomique | Procede de formation d'une zone fragile dans un substrat par co-implantation |
| US7176108B2 (en) * | 2002-11-07 | 2007-02-13 | Soitec Silicon On Insulator | Method of detaching a thin film at moderate temperature after co-implantation |
| FR2848336B1 (fr) * | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
| DE60336543D1 (de) * | 2003-05-27 | 2011-05-12 | Soitec Silicon On Insulator | Verfahren zur Herstellung einer heteroepitaktischen Mikrostruktur |
| FR2855910B1 (fr) * | 2003-06-06 | 2005-07-15 | Commissariat Energie Atomique | Procede d'obtention d'une couche tres mince par amincissement par auto-portage provoque |
| FR2856844B1 (fr) | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
| FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
| US7039402B1 (en) * | 2003-08-05 | 2006-05-02 | Nortel Networks Limited | Disaster recovery for very large GSM/UMTS HLR databases |
| FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
| US7772087B2 (en) * | 2003-12-19 | 2010-08-10 | Commissariat A L'energie Atomique | Method of catastrophic transfer of a thin film after co-implantation |
| FR2878535B1 (fr) * | 2004-11-29 | 2007-01-05 | Commissariat Energie Atomique | Procede de realisation d'un substrat demontable |
| FR2881573B1 (fr) * | 2005-01-31 | 2008-07-11 | Soitec Silicon On Insulator | Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes |
| WO2006111790A1 (en) * | 2005-04-22 | 2006-10-26 | S.O.I.Tec Silicon On Insulator Technologies | Chemical-mechanical polishing method and apparatus |
| FR2886051B1 (fr) | 2005-05-20 | 2007-08-10 | Commissariat Energie Atomique | Procede de detachement d'un film mince |
| US20070023839A1 (en) * | 2005-07-27 | 2007-02-01 | International Business Machines Corporation | Finfet gate formed of carbon nanotubes |
| FR2889887B1 (fr) | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
| FR2890489B1 (fr) * | 2005-09-08 | 2008-03-07 | Soitec Silicon On Insulator | Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant |
| FR2891281B1 (fr) | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
| US7568412B2 (en) * | 2005-10-04 | 2009-08-04 | Marquip, Llc | Method for order transition on a plunge slitter |
| FR2899378B1 (fr) * | 2006-03-29 | 2008-06-27 | Commissariat Energie Atomique | Procede de detachement d'un film mince par fusion de precipites |
| WO2007125863A1 (ja) * | 2006-04-24 | 2007-11-08 | Shin-Etsu Handotai Co., Ltd. | Ｓｏｉウエーハの製造方法 |
| JP5109287B2 (ja) * | 2006-05-09 | 2012-12-26 | 株式会社Ｓｕｍｃｏ | 半導体基板の製造方法 |
| US8293619B2 (en) | 2008-08-28 | 2012-10-23 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled propagation |
| US7811900B2 (en) | 2006-09-08 | 2010-10-12 | Silicon Genesis Corporation | Method and structure for fabricating solar cells using a thick layer transfer process |
| US8993410B2 (en) | 2006-09-08 | 2015-03-31 | Silicon Genesis Corporation | Substrate cleaving under controlled stress conditions |
| US9362439B2 (en) | 2008-05-07 | 2016-06-07 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled shear region |
| US7642934B2 (en) * | 2006-11-10 | 2010-01-05 | Research In Motion Limited | Method of mapping a traditional touchtone keypad on a handheld electronic device and associated apparatus |
| FR2910179B1 (fr) | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
| KR100857386B1 (ko) * | 2006-12-29 | 2008-09-05 | 주식회사 실트론 | 에스오아이 웨이퍼에 대한 열처리 방법 |
| EP1950803B1 (en) * | 2007-01-24 | 2011-07-27 | S.O.I.TEC Silicon on Insulator Technologies S.A. | Method for manufacturing silicon on Insulator wafers and corresponding wafer |
| JP5348916B2 (ja) * | 2007-04-25 | 2013-11-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP5350655B2 (ja) * | 2007-04-27 | 2013-11-27 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| EP1986229A1 (en) * | 2007-04-27 | 2008-10-29 | S.O.I.T.E.C. Silicon on Insulator Technologies | Method for manufacturing compound material wafer and corresponding compound material wafer |
| JP2009105315A (ja) * | 2007-10-25 | 2009-05-14 | Shin Etsu Chem Co Ltd | 半導体基板の製造方法 |
| US7696058B2 (en) * | 2007-10-31 | 2010-04-13 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
| FR2925221B1 (fr) | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
| US8330126B2 (en) | 2008-08-25 | 2012-12-11 | Silicon Genesis Corporation | Race track configuration and method for wafering silicon solar substrates |
| US8871610B2 (en) * | 2008-10-02 | 2014-10-28 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
| KR101079369B1 (ko) * | 2008-11-12 | 2011-11-02 | 삼성전기주식회사 | 프로브카드용 프로브 핀 제조방법 |
| US8329557B2 (en) | 2009-05-13 | 2012-12-11 | Silicon Genesis Corporation | Techniques for forming thin films by implantation with reduced channeling |
| FR2947098A1 (fr) | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
| US9881832B2 (en) * | 2015-03-17 | 2018-01-30 | Sunedison Semiconductor Limited (Uen201334164H) | Handle substrate for use in manufacture of semiconductor-on-insulator structure and method of manufacturing thereof |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5256581A (en) * | 1991-08-28 | 1993-10-26 | Motorola, Inc. | Silicon film with improved thickness control |
| FR2681472B1 (fr) * | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| JPH05251292A (ja) * | 1992-03-06 | 1993-09-28 | Nec Corp | 半導体装置の製造方法 |
| US5360752A (en) * | 1993-10-28 | 1994-11-01 | Loral Federal Systems Company | Method to radiation harden the buried oxide in silicon-on-insulator structures |
| FR2714524B1 (fr) * | 1993-12-23 | 1996-01-26 | Commissariat Energie Atomique | Procede de realisation d'une structure en relief sur un support en materiau semiconducteur |
| FR2715501B1 (fr) * | 1994-01-26 | 1996-04-05 | Commissariat Energie Atomique | Procédé de dépôt de lames semiconductrices sur un support. |
| FR2738671B1 (fr) * | 1995-09-13 | 1997-10-10 | Commissariat Energie Atomique | Procede de fabrication de films minces a materiau semiconducteur |
-
1996
- 1996-11-23 KR KR1019960056895A patent/KR100232886B1/ko not_active IP Right Cessation
-
1997
- 1997-09-13 TW TW086113319A patent/TW406426B/zh not_active IP Right Cessation
- 1997-09-15 US US08/929,793 patent/US5953622A/en not_active Expired - Lifetime
- 1997-11-20 JP JP09319786A patent/JP3080914B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10172918A (ja) | 1998-06-26 |
| TW406426B (en) | 2000-09-21 |
| KR19980038049A (ko) | 1998-08-05 |
| KR100232886B1 (ko) | 1999-12-01 |
| US5953622A (en) | 1999-09-14 |
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|
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|
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