JPS62287670A - 二重拡散金属酸化半導体トランジスタ製造方法 - Google Patents

二重拡散金属酸化半導体トランジスタ製造方法

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JPS62287670A
JPS62287670A JP62120992A JP12099287A JPS62287670A JP S62287670 A JPS62287670 A JP S62287670A JP 62120992 A JP62120992 A JP 62120992A JP 12099287 A JP12099287 A JP 12099287A JP S62287670 A JPS62287670 A JP S62287670A
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forming
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エイドリアン・アイ・コガン
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 〈産業上の利用分野〉 本発明は、半導体デバイスの製造方法に関し、特に二重
拡散酸化金属半導体（ＤＭＯ３＞　トランジスタの製造
方法に関する。
〈従来の技術〉 現在の半導体技術は電力半導体デバイスの一層のコンパ
クト化及び高密度化を指向している。この目的のために
は、デバイスの導電領域の微小な寸法上の幾何学的に精
確な整合性が必要である。
従って、非常に厳密な設計仕様に基づくマスキング処理
の追加工程が行われており、それによって製造時間及び
費用が増大すると共に、厳密な寸法公差に適合しない場
合には歩留りが悪くなる。特にＤＭＯＳトランジスタの
製造に於ては、高分解能の要求を満足させるために、例
えば６エ程またはそれ以上の工程のマスキング処理が必
要でおる。
〈発明が解決しようとする問題点〉 本発明の目的は、自己整合特性を有する酸化金属半導体
トランジスタを製造するための簡単なかつ比較的費用の
かからない方法を提供することに市る。
本発明の第２の目的は、高分解能のマスキング処理を排
除した高密度ＤＭＯＳトランジスタの製造方法を提供す
ることにある。
〈問題点を解決するための手段〉 本発明によれば、ポリシリコンゲート領域の側壁部分に
自己整合酸化膜を成形してポリシリコンゲートを画定し
、かつ電気的短絡を予め排除することによって、精確な
マスク合せを行うマスキング処理を排除したＤＭＯＳト
ランジスタの製造方法が提供される。
以下に、添附図面を参照しつつ本発明の詳細な説明する
。
〈実施例〉 第１ａ図は、単結晶シリコン半導体材料からなる基板ま
たはウェハ１０を有するＤＭＯ３半導体デバイスの部分
を示している。このシリコン基板１０は高不純物濃度の
Ｎ十型導電率を有し、その比抵抗は約０．５〜５００ｃ
ｍである。基板１０上には二酸化シリコンからなるゲー
ト酸化膜の薄膜１２が形成され、かつゲート酸化膜１２
の上には結晶ポリシリコン層１４が形成されると共に、
二酸化シリコン層１６が熱成長により形成されている。
本実施例に於ては、薄膜１２及び各層１４．１６の嘆厚
はそれぞれ約１００ナノメータ、５００ナノメータ、５
００ナノメータである。
第１ｂ図に示されるように、第１のマスキング工程に於
てポリシリコン層１４及び酸化膜層１６．１２をエツチ
ングすることによりポリシリコンゲート１［１４ａ、１
４ｂを画定して、ポリシリコ”）’ｊ　−ト＠’＄、１
４　ａ、１４ｂ間に窓領域２１を開口する。このエツチ
ング処理は、例えばウェットエツチング、またはＲＦス
パッタリング、反応性イオンエツチング等のドライエツ
チングのような周知の技術により行われる。エツチング
によりポリシリコンゲート領域１４ａ、１４ｂを画定し
た後に、注入イオン量が５×１０１５〜５Ｘ１０１６イ
オン／ｃｔｔｔの範囲内となるように約２００ＫｅＶの
注入エネルギーを用いて窒素を注入する。この構造体に
約９５０〜１０５０’Ｃの温度で約０．５〜１．５時間
の高温度熱処理を行う。この結果、注入窒素がシリコン
の酸化抑制剤となる。
第１Ｃ図に示されるように、酸化シリコン層２２．２４
がウェット酸化サイクルによってポリシリコンゲート領
域１４ａ、１４ｂの表面上にかつ熱成長した酸化膜領域
１６ａ、１６ｂを被覆するように形成される。この酸化
膜は約９００　’Ｃの温度で約３０分間で約５００ナノ
メータの厚さに成長する。窓領域２１に露呈する水平な
シリコン表面には窒素が注入されているので、その領域
に於ては二酸化シリコンの成長が阻止されるが、ポリシ
リコンゲート領域１４ａ、１４ｂの垂直な側壁部分２６
．２８には酸化シリコンが成長する。酸化サイクルの終
りには、約５００ナノメータの比較的厚い酸化膜がポリ
シリコンゲート領域１４ａ、１４ｂの各側壁部分２６．
２８に形成され、かつ窓領域２１の水平なシリコン露呈
表面上には非常に薄い酸化パッド２９が成長する。
第１ｂ図及び第１Ｃ図に関して説明した各工程によって
酸化膜で被覆された側壁部分２６．２８が自己整合され
、ポリシリコンゲート領域１４ａ、１４ｂを正確に画定
しかつ合せる必要がなくなる。
それによって、ポリシリコン−コンタクトの精確なマス
キング処理が不必要になる。
側壁部分２６．２８に酸化膜を形成する酸化サイクルに
続いて、硼素ＢのようなＰ型不純物をイオン注入量１０
〜１０１５イオン／ｃｍ３で約５０〜１００ＫｅＶの注
入エネルギーによって注入して、第１Ｃ図に示されるよ
うにＰ一本体領域を形成する。
第１ｄ図に於ては、窒化シリコンの酸化マスクが酸化シ
リコン層２２．２４の上に被覆され、かつ第２のマスキ
ング工程によって領域３０．３２がパターン成形されて
、狭幅の窓領１ｊ！３１を画定する。このマスク合せは
厳密な公差を必要とじず、かつ従来技術を用いて行われ
る。例えば硼素等のＰ型不純物がイオン注入量約１０１
４〜１０１６イオン／ｃｍ３で約５０ＫｅＶの注入エネ
ルギーによって注入され、窓領Ｉ４．３１の下側の部分
にＰ＋領域を形成する。
第１ｅ図に示されるように、不純物拡散（ドライブイン
）・酸化サイクルによって前記Ｐ＋領域上の狭い窓領域
３１内に局所的な酸化プラグ３４が成長する。第１ｅ図
に示されるように、前記Ｐ＋領域及びＰ−領域がシリコ
ン半導体基板１０内に更に拡散する。
次の工程（ど於て、砒素等のＮ型不純物を注入するが、
酸化プラグ３４の下側の前記Ｐ＋領域には影響を与えな
い。焼なましサイクルによって前記Ｎ＋型不純物（ドー
ピングエージェント）が活性化され、第１ｆ図に示され
るように前記Ｎ型材料を側方へ拡散させる。Ｎ＋ソース
＠域が成長してポリシリコンゲート領域１４＠部の下側
まで達し、深さ約０．５〜１．０ミクロンの浅い接合部
を形成する。
必要なゲート接点とソース接点とを設けるために、コン
タクトマスクＭ３を用いてポリシリコンゲート領［１４
へ達する開口を設け、かつ金属接点領域３３を画定する
。ポリシリコンゲート領域１４への金属接点３３とソー
ス領域への金属接点との間に隙間３５が設けられる。ま
た、コンタクトマスクＭ３によって酸化プラグ３４を除
去することができる。このコンタクトマスクＭ３を用い
たマスキング処理では金属接点領域３３を精確にマスク
合せしない。この第３のマスクＭ３を用いたマスキング
処理の後に、電気リード線を接続する金属部分をパター
ン形成するために第４のマスクＭ４を使用する。この構
造体の上に表面保護層３６を被着し、かつ第５のＲ俊の
マスクＭ５を用いて前記構造体を貫通してポリシリコン
ゲート領域１４に達するコンタクト窓またはホンディン
グパッドを開口して、本実施例の一連の工程を完了する
。
〈発明の効果〉 上述した本発明による一連の工程に於ては、５工程のマ
スキング処理が行われているが、ポリシリコンゲートの
側壁に酸化膜を自己整合させて形成するために特に精確
なマスク合せを必要としない。
本発明は上述の実施例で使用した特定のパラメータに限
定されるものではなく、各層の膜厚、抵抗値、不純物濃
度、入力エネルギー、温度または各工程の回数等を本発
明の技術的範囲内に於て適当に変更することができる。
また、本発明による製造方法は、Ｐ型をＮ型へまたはＮ
型をＰ型へ切換えることによってｎチャネルのトランジ
スタ及びｐチロネルのトランジスタの双方に適用するこ
とができる。
【図面の簡単な説明】
第１ａ図乃至第１ｑ図は本発明によるＤＭＯＳトランジ
スタ製造方法の各工程に於ける断面図である。 １０・・・基板　　　　　１２・・・ゲート酸化膜１４
．１４ａ、１４ｂ・・・ポリシリコンゲート領域１６・
・・二酸化シリコン層 １６ａ、１６ｂ・・・酸化領域 ２１・・・窓領域 ２２．２４・・・酸化シリコン層 ２６．２８・・・側壁部分２つ・・・酸化パッド３０・
・・領１０．３１・・・窓領域 ３２・・・領域　　　　　３３・・・金属接点領域３４
・・・酸化プラグ　　３５・・・隙間３６・・・表面保
護層 特許出願人　　　シリコニツクス・ インコーホレイテッド 代　　　理　　　人　　弁理士　大　島　陽　−日Ｇ、
Ｉｂ 口Ｇ、　１ｃ 口Ｇ、１ｄ

Claims (6)

    【特許請求の範囲】
  1. （１）半導体基板上にゲート酸化膜の薄膜とポリシリコ
    ン層と熱酸化膜層とを逐次形成する工程と、前記両層と
    前記薄膜とを貫通する窓領域をエッチングし、それによ
    り前記ポリシリコン層に側壁を有するゲート領域を形成
    する工程と、 シリコンの酸化抑制領域を形成するために前記半導体基
    板の前記窓領域に窒素を注入する工程と、前記ゲート領
    域の前記側壁上に酸化シリコンを被着する工程と、 前記酸化シリコン上に窒化シリコンを被着する工程と、 前記窓領域を通過して前記ゲート領域間にＰ＋型及びＰ
    −型半導体材料を注入する工程と、Ｐ＋型注入領域に酸
    化プラグを成長させる工程と、 Ｎ型材料を注入して前記ゲート領域近傍に接合部を形成
    する工程 とからなることを特徴とする二重拡散金属酸化半導体ト
    ランジスタ製造方法。
  2. （２）金属接点領域を形成する工程を含むことを特徴と
    する特許請求の範囲第１項に記載の製造方法。
  3. （３）前記酸化プラグを除去する工程を含むことを特徴
    とする特許請求の範囲第１項に記載の製造方法。
  4. （４）表面保護層を被着する工程を含むことを特徴とす
    る特許請求の範囲第１項に記載の製造方法。
  5. （５）前記ゲート領域にボンディングパッドを形成する
    工程を含むことを特徴とする特許請求の範囲第１項に記
    載の製造方法。
  6. （６）マスキング処理が５工程のみであることを特徴と
    する特許請求の範囲第１項に記載の製造方法。
JP62120992A 1986-06-05 1987-05-18 二重拡散金属酸化半導体トランジスタ製造方法 Pending JPS62287670A (ja)

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