JPH03108757A - 半導体集積回路用ラッチアップ防止装置 - Google Patents
半導体集積回路用ラッチアップ防止装置Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はＣＭＯ８集積回路用ラッチアップ防止装置に関
する。
する。
（従来の技術）
ＣＭＯＳ集積回路はその内部構造に関連する複数個の寄
生バイポーラ装置を含むことが可能である。これらの寄
生バイポーラ装置は４層ラッチ装置を構成するように相
互に接続され得る。その様な場合、寄生ラッチ装置はＣ
ＭＯ５回路に用いられる２つの電圧供給経路を横切って
直接接続される。
生バイポーラ装置を含むことが可能である。これらの寄
生バイポーラ装置は４層ラッチ装置を構成するように相
互に接続され得る。その様な場合、寄生ラッチ装置はＣ
ＭＯ５回路に用いられる２つの電圧供給経路を横切って
直接接続される。
寄生ラッチ装置は通常はオフ状態にあり、装置をオンす
るに必要な最小スレッショールド電流を越えないかぎり
オフ状態に止まっている。オフ状態においては、ラッチ
装置は電圧経路間に非常に高いインピーダンスを呈する
。寄生ラッチ装置がオンになる通常の方法は、ラッチ装
置を含むＣＭＯ８回路の入力または出力に強制的に流入
される電流によってである。この電流はトリガ電流とし
て知られており、寄生ラッチ装置をオン状態にするのに
必要な最小のスレッショールド電流として定義される。
るに必要な最小スレッショールド電流を越えないかぎり
オフ状態に止まっている。オフ状態においては、ラッチ
装置は電圧経路間に非常に高いインピーダンスを呈する
。寄生ラッチ装置がオンになる通常の方法は、ラッチ装
置を含むＣＭＯ８回路の入力または出力に強制的に流入
される電流によってである。この電流はトリガ電流とし
て知られており、寄生ラッチ装置をオン状態にするのに
必要な最小のスレッショールド電流として定義される。
これらの電流は単一パルス、一連のパルスあるいはｄ、
ｃ、（直流）の形態でもよい。
ｃ、（直流）の形態でもよい。
寄生ラッチ装置内に存在する正帰還装置はラッチ装置を
トリガ電流が中断してもオン状態に確保する。
トリガ電流が中断してもオン状態に確保する。
オン状態の寄生ラッチ装置はラッチアップ状態と呼ばれ
る。ラッチアップは０Ｍ０３回路が接続される２つの電
源供給経路間に安定な低インピーダンス電流路の形成に
より定義される。ラッチ装置は低インピーダンス電流路
に切り替えられるため、電源供給経路間に接続されたＣ
ＭＯ８回路を通して大電流が流れる。大電流はＣＭＯ８
回路を破壊しあるいは動作不能とする可能性を潜在的に
持っている。従って、ＣＭＯ８回路をラッチアップから
保護することは重大な関心事である。
る。ラッチアップは０Ｍ０３回路が接続される２つの電
源供給経路間に安定な低インピーダンス電流路の形成に
より定義される。ラッチ装置は低インピーダンス電流路
に切り替えられるため、電源供給経路間に接続されたＣ
ＭＯ８回路を通して大電流が流れる。大電流はＣＭＯ８
回路を破壊しあるいは動作不能とする可能性を潜在的に
持っている。従って、ＣＭＯ８回路をラッチアップから
保護することは重大な関心事である。
永年の間、設計者はＣＭＯ８回路のトリガによる刺激に
絶える能力およびラッチアップ発生のスレッショールド
を高める能力の改善を試みてきた。
絶える能力およびラッチアップ発生のスレッショールド
を高める能力の改善を試みてきた。
従来回路の設計者は０Ｍ０３回路の入力あるいは出力部
（Ｉ １０＞において寄生ラッチ装置を形成しがちなト
ランジスタを囲い、かつ、分離する「ガードリング」を
用いた。これは従来ガートバンドとして知られている。
（Ｉ １０＞において寄生ラッチ装置を形成しがちなト
ランジスタを囲い、かつ、分離する「ガードリング」を
用いた。これは従来ガートバンドとして知られている。
ガートバンドにおいては、Ｎチャンネルトランジスタは
Ｐ＋不純物拡散されたリングにより囲われ、Ｐチャンネ
ルトランジスタはＮ＋不純物拡散されたリングにより囲
われる。Ｎ＋不純物拡散されたリングは正電圧源に接続
され、Ｐ″−不純物拡散されたリングは負電圧源に接続
される。拡散リングは高濃度にドープされた領域であり
、異なる素子間に疑似電界効果チャンネル型あるいはバ
イポーラ漏れ電流伝導を防止するのに役立つ。この漏れ
電流伝導はラッチアップを引き起こす好ましくない漏れ
電流を発生させることがある。従来の回路の設計者はさ
らに０Ｍ０３回路の入出力回路部に寄生ラッチ装置を形
成しかちなトランジスタを分離する「ガードバリア」を
用いていた。寄生ラッチ装置を有し、ラッチアップに敏
感な内部ＣＭＯＳ回路はこの内部回路を入出力回路から
分離するためのガードバリアを配置することにより、入
出力回路から内部回路に流れる漏れ電流の伝導から分離
される。寄生コレクタとしても知られているこのバリア
は、Ｎ型基盤内に拡散されたＰ型ドーパント物質でもよ
く、あるいは、Ｐ型ウェル内に拡散されたＮ＋型ドーパ
ント物質でもよい。Ｐ型バリアは負電圧源に接続され、
Ｎ＋型バリアは正電圧源に接続される。
Ｐ＋不純物拡散されたリングにより囲われ、Ｐチャンネ
ルトランジスタはＮ＋不純物拡散されたリングにより囲
われる。Ｎ＋不純物拡散されたリングは正電圧源に接続
され、Ｐ″−不純物拡散されたリングは負電圧源に接続
される。拡散リングは高濃度にドープされた領域であり
、異なる素子間に疑似電界効果チャンネル型あるいはバ
イポーラ漏れ電流伝導を防止するのに役立つ。この漏れ
電流伝導はラッチアップを引き起こす好ましくない漏れ
電流を発生させることがある。従来の回路の設計者はさ
らに０Ｍ０３回路の入出力回路部に寄生ラッチ装置を形
成しかちなトランジスタを分離する「ガードバリア」を
用いていた。寄生ラッチ装置を有し、ラッチアップに敏
感な内部ＣＭＯＳ回路はこの内部回路を入出力回路から
分離するためのガードバリアを配置することにより、入
出力回路から内部回路に流れる漏れ電流の伝導から分離
される。寄生コレクタとしても知られているこのバリア
は、Ｎ型基盤内に拡散されたＰ型ドーパント物質でもよ
く、あるいは、Ｐ型ウェル内に拡散されたＮ＋型ドーパ
ント物質でもよい。Ｐ型バリアは負電圧源に接続され、
Ｎ＋型バリアは正電圧源に接続される。
ガードリングおよびバリアは注入された少数キャリア（
ホール）および多数キャリア（エレクトロン）電流に対
してそれぞれ負（Ｖｓｓ）あるいは正（Ｖ ＤＤ）電源
への通路を提供する。すなわち、負電圧源Ｖｓｓに接続
されたＰ型バリアはホール電流源あるいはＶＤＤより高
いｄｃ雷電圧より生じさせられる電流を収集し、ＶＤＤ
に接続されたＮ＋型バリアはエレクトロン電流源あるい
はＶｓｓより低いｄｃ雷電圧より生じさせられる電流を
収集する。
ホール）および多数キャリア（エレクトロン）電流に対
してそれぞれ負（Ｖｓｓ）あるいは正（Ｖ ＤＤ）電源
への通路を提供する。すなわち、負電圧源Ｖｓｓに接続
されたＰ型バリアはホール電流源あるいはＶＤＤより高
いｄｃ雷電圧より生じさせられる電流を収集し、ＶＤＤ
に接続されたＮ＋型バリアはエレクトロン電流源あるい
はＶｓｓより低いｄｃ雷電圧より生じさせられる電流を
収集する。
（発明が解決しようとする課題）
ガードリングおよびバリアの使用のためには、ラッチア
ップ防止に用いられる余分な半導体チップ領域が必要で
ある。余分な半導体チップ領域は、ガードリングおよび
バリア自体のためおよびこれらに接続される分離された
電源線のために必要となる。ガードリングおよびバリア
の使用は回路の複雑さを増し、配置の柔軟性に制限を与
える。
ップ防止に用いられる余分な半導体チップ領域が必要で
ある。余分な半導体チップ領域は、ガードリングおよび
バリア自体のためおよびこれらに接続される分離された
電源線のために必要となる。ガードリングおよびバリア
の使用は回路の複雑さを増し、配置の柔軟性に制限を与
える。
本発明は分離された電源線をガードバリアに接続する必
要性を回避し、これによってチップ領域を節約し、回路
を簡素化しようとするものである。
要性を回避し、これによってチップ領域を節約し、回路
を簡素化しようとするものである。
さらに、本発明は現存のマスクおよび製造工程を利用す
るため、容易に半導体回路設計に組込めるようにしよう
とするものである。
るため、容易に半導体回路設計に組込めるようにしよう
とするものである。
（課題を解決するための手段）
本発明は、一つのＭＯＳＦＥＴが含まれるウェルを隣接
する反対チャンネル型のＭＯＳＦＥＴの方向に延長する
という、簡単な構造により実現される。これは寄生バイ
ポーラトランジスタの一つのベース抵抗を増加し、これ
により、寄生バイポーラトランジスタの利得を減少させ
、ラッチアップトリガ電流を増加するものと思われる。
する反対チャンネル型のＭＯＳＦＥＴの方向に延長する
という、簡単な構造により実現される。これは寄生バイ
ポーラトランジスタの一つのベース抵抗を増加し、これ
により、寄生バイポーラトランジスタの利得を減少させ
、ラッチアップトリガ電流を増加するものと思われる。
マスク寸法の変更のみが必要となり、製造工程の追加あ
るいは変更は不要である。
るいは変更は不要である。
本発明の望ましい実施例であるラッチアップ防止装置は
単一の基盤内に反対のチャンネル型の隣接するＭＯＳＦ
ＥＴを備え、一方のＭＯＳＦＥＴは基盤と反対の導伝型
を有する不純物拡散ウェルに含まれ、このウェルは前記
他のＭＯＳＦＥＴに隣接する領域を越えて、ラッチアッ
プトリガ電流を増加するに十分な程度にその抵抗を増加
する長さの延長部を備えている。
単一の基盤内に反対のチャンネル型の隣接するＭＯＳＦ
ＥＴを備え、一方のＭＯＳＦＥＴは基盤と反対の導伝型
を有する不純物拡散ウェルに含まれ、このウェルは前記
他のＭＯＳＦＥＴに隣接する領域を越えて、ラッチアッ
プトリガ電流を増加するに十分な程度にその抵抗を増加
する長さの延長部を備えている。
本発明の他の実施例である一対の隣接するＭＯＳＦＥＴ
のためのラッチアップ防止装置は、Ｎ型不純物が拡散さ
れた基盤に含まれたＰ型ウェル内に含まれたＮチャンネ
ルＭＯＳＦＥＴと、このＮチャンネルＭＯＳＦＥＴに隣
接して前記基盤内に設けられたＰチャンネルＭＯＳＦＥ
Ｔとを備え、前記Ｐ型ウェルは前記ＮチャンネルＭＯ，
５ＦＥＴ方向に非対称に延長されている。
のためのラッチアップ防止装置は、Ｎ型不純物が拡散さ
れた基盤に含まれたＰ型ウェル内に含まれたＮチャンネ
ルＭＯＳＦＥＴと、このＮチャンネルＭＯＳＦＥＴに隣
接して前記基盤内に設けられたＰチャンネルＭＯＳＦＥ
Ｔとを備え、前記Ｐ型ウェルは前記ＮチャンネルＭＯ，
５ＦＥＴ方向に非対称に延長されている。
本発明のさらに他の実施例は一導伝型の不純物拡散基盤
内に寄生ラッチ装置を含むＣＭＯＳ集積回路用のラッチ
アップ防止装置であり、この集積回路は第１のチャンネ
ル導伝型のＭＯＳＦＥＴと、前記基盤内の前記一導伝型
のウェル内に設けられた第２のチャンネル導伝型のＭＯ
ＳＦＥＴとを備え、前記第１のＭＯＳＦＥＴは前記第１
および第２の回路を分離する基盤と前記ウェルにより形
成されるＰ−Ｎ接合を横切って通過する漏洩電流を収集
するガードリングを含んでおり、前記ラッチアップ防止
装置は、前記第２のＭＯＳＦＥＴが形成されている不純
物拡散ウェルの、前記ガードリングの外側の第１のＭＯ
ＳＦＥＴが存在する横方向の延長部により構成され、こ
の延長部により前記ウェルの基盤表面近傍の横方向の抵
抗が増加され、これによって前記漏洩電流を阻止し、前
記ガードリングの漏洩電流収集効果を増強するように構
成されている。
内に寄生ラッチ装置を含むＣＭＯＳ集積回路用のラッチ
アップ防止装置であり、この集積回路は第１のチャンネ
ル導伝型のＭＯＳＦＥＴと、前記基盤内の前記一導伝型
のウェル内に設けられた第２のチャンネル導伝型のＭＯ
ＳＦＥＴとを備え、前記第１のＭＯＳＦＥＴは前記第１
および第２の回路を分離する基盤と前記ウェルにより形
成されるＰ−Ｎ接合を横切って通過する漏洩電流を収集
するガードリングを含んでおり、前記ラッチアップ防止
装置は、前記第２のＭＯＳＦＥＴが形成されている不純
物拡散ウェルの、前記ガードリングの外側の第１のＭＯ
ＳＦＥＴが存在する横方向の延長部により構成され、こ
の延長部により前記ウェルの基盤表面近傍の横方向の抵
抗が増加され、これによって前記漏洩電流を阻止し、前
記ガードリングの漏洩電流収集効果を増強するように構
成されている。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は一対のバイポーラトランジスタにより形成される寄
生ラッチ装置の概略図である。
図は一対のバイポーラトランジスタにより形成される寄
生ラッチ装置の概略図である。
ＣＭＯ８回路内で寄生ラッチ装置を形成する寄生バイポ
ーラトランジスタであるトランジスタＱ１およびＱ２は
ＰＮＰ ）ランジスタＱ１のコレクタがＮＰＮ ）ラン
ジスタＱ２のベースに接続され、これらの接続部はラッ
チ装置の第１のゲート１を形成する。トランジスタＱ２
のコレクタはトランジスタＱ１のベースに接続され、こ
の接続部はラッチ装置の第２のゲート２を形成する。ト
ランジスタＱ１のエミッタはラッチ装置のアノード３を
形成し、トランジスタＱ２のエミッタはラッチ装置のカ
ソード４を形成する。
ーラトランジスタであるトランジスタＱ１およびＱ２は
ＰＮＰ ）ランジスタＱ１のコレクタがＮＰＮ ）ラン
ジスタＱ２のベースに接続され、これらの接続部はラッ
チ装置の第１のゲート１を形成する。トランジスタＱ２
のコレクタはトランジスタＱ１のベースに接続され、こ
の接続部はラッチ装置の第２のゲート２を形成する。ト
ランジスタＱ１のエミッタはラッチ装置のアノード３を
形成し、トランジスタＱ２のエミッタはラッチ装置のカ
ソード４を形成する。
トランジスタＱ２をターンオンするためにそのベースに
注入すべき十分な多数キャリア（エレクトロン）電流が
ゲートコ−に存在するときには、トランジスタＱ２はそ
のベース・エミッタ接合を介してコレクタ電流を引き出
し始める。この結果Ｑ］もまたターンオンし、トランジ
スタＱ２のベスに追加の電流を注入する。これは順次ト
ランジスタＱ２をさらに強くターンオンし、トランジス
タＱ１により多くのベース電流を供給する。同様に、ト
ランジスタＱ］をターンオンするためにそのベースに注
入すべき十分な少数キャリア（ホル）電流がゲート２に
存在するときには、トランジスタＱ１はそのベース・エ
ミッタ接合を介してコレクタ電流を引き出し始める。こ
の結果Ｑ２もまたターンオンし、トランジスタＱ１のベ
ースに追加の電流を注入する。これは順次トランジスタ
Ｑ１をさらに強くターンオンし、トランジスタＱ２によ
り多くのベース電流を供給する。いずれの場合において
も、ゲート電流が中断されても正帰還装置が導通状態を
保持する。このようにして寄生装置がターンオンし、こ
の状態はラッチアップと呼ばれている。
注入すべき十分な多数キャリア（エレクトロン）電流が
ゲートコ−に存在するときには、トランジスタＱ２はそ
のベース・エミッタ接合を介してコレクタ電流を引き出
し始める。この結果Ｑ］もまたターンオンし、トランジ
スタＱ２のベスに追加の電流を注入する。これは順次ト
ランジスタＱ２をさらに強くターンオンし、トランジス
タＱ１により多くのベース電流を供給する。同様に、ト
ランジスタＱ］をターンオンするためにそのベースに注
入すべき十分な少数キャリア（ホル）電流がゲート２に
存在するときには、トランジスタＱ１はそのベース・エ
ミッタ接合を介してコレクタ電流を引き出し始める。こ
の結果Ｑ２もまたターンオンし、トランジスタＱ１のベ
ースに追加の電流を注入する。これは順次トランジスタ
Ｑ１をさらに強くターンオンし、トランジスタＱ２によ
り多くのベース電流を供給する。いずれの場合において
も、ゲート電流が中断されても正帰還装置が導通状態を
保持する。このようにして寄生装置がターンオンし、こ
の状態はラッチアップと呼ばれている。
次に、上述した寄生ラッチ装置の形成について第２図を
参照して説明する。
参照して説明する。
第２図はＣＭＯ５集積回路におけるインバータの断面図
である。この回路は、Ｐ型ウェル８内のＮチャンネルＭ
ＯＳＦＥＴ７およびＮ型基盤１０内のＰチャンネルＭＯ
ＳＦＥＴ９から構成されている。トランジスタ７のソー
ス１３は電源グランド（負電圧）Ｖｓｓに接続され、ト
ランジスタ９のソース１４は正電源ＶＤＤ（典型的には
＋５ボルト）に接続されている。トランジスタ７のゲー
ト１５はトランジスタ９のゲート１６に接続され、イン
バータへの入力端子１７を形成している。トランジスタ
７のドレイン１８はトランジスタ９のトレイン１９に接
続され、インバータの出力端子２０を形成している。
である。この回路は、Ｐ型ウェル８内のＮチャンネルＭ
ＯＳＦＥＴ７およびＮ型基盤１０内のＰチャンネルＭＯ
ＳＦＥＴ９から構成されている。トランジスタ７のソー
ス１３は電源グランド（負電圧）Ｖｓｓに接続され、ト
ランジスタ９のソース１４は正電源ＶＤＤ（典型的には
＋５ボルト）に接続されている。トランジスタ７のゲー
ト１５はトランジスタ９のゲート１６に接続され、イン
バータへの入力端子１７を形成している。トランジスタ
７のドレイン１８はトランジスタ９のトレイン１９に接
続され、インバータの出力端子２０を形成している。
トランジスタ７および９を接近して製造した場合、寄生
ラッチ装置が形成される。この場合、寄 １１ 生ＮＰＮバイポーラトランジスタ２５か、Ｐウェル８を
ベースとし、Ｎ基盤１０をコレクタとして縦方向に形成
される。複数個のエミッタかＮ＋ソス１３およびＮ″−
ドレイン］８拡散領域から形成される。寄生ＰＮＰバイ
ポーラトランジスタ２６か、Ｎ基盤１０をベースとし、
Ｐウェル８をコレクタとして水平方向に形成される。複
数個のエミッタがＰ ソース１４およびＰ＋ドレイン１
つ＋ 拡散領域から形成される。ＮＰＮバイポーラトランジス
タ２５のコレクタはＰＮＰバイポーラトランジスタ２６
のベースとして共通に拡散されたＮ領域１０内に存在し
、また、ＮＰＮバイポーラトランジスタ２５のベースは
ＰＮＰバイポーラトランジスタ２６のコレクタとともに
Ｐドープ領域８内に存在するため、２つのトランジスタ
は互いに接続される。
ラッチ装置が形成される。この場合、寄 １１ 生ＮＰＮバイポーラトランジスタ２５か、Ｐウェル８を
ベースとし、Ｎ基盤１０をコレクタとして縦方向に形成
される。複数個のエミッタかＮ＋ソス１３およびＮ″−
ドレイン］８拡散領域から形成される。寄生ＰＮＰバイ
ポーラトランジスタ２６か、Ｎ基盤１０をベースとし、
Ｐウェル８をコレクタとして水平方向に形成される。複
数個のエミッタがＰ ソース１４およびＰ＋ドレイン１
つ＋ 拡散領域から形成される。ＮＰＮバイポーラトランジス
タ２５のコレクタはＰＮＰバイポーラトランジスタ２６
のベースとして共通に拡散されたＮ領域１０内に存在し
、また、ＮＰＮバイポーラトランジスタ２５のベースは
ＰＮＰバイポーラトランジスタ２６のコレクタとともに
Ｐドープ領域８内に存在するため、２つのトランジスタ
は互いに接続される。
ＮＰＮバイポーラトランジスタ２５のベースに注入され
る十分な多数（エレクｉ・ロン）キャリア電流が存在し
た場合、２つのＭＯ３ＦＥＴ＋−ランジスタフおよび９
間でラッチアップが生ずる。これはＭＯ３ＦＥＴトラン
ジスタ７および９を分離するＰ−Ｎ接合３０を通して伝
幡する漏れ電流の形態を取る。これとは別に、ＰＮＰバ
イポーラトランジスタ２６のベースに注入される十分な
少数（ホール）キャリア電流が存在した場合、２つのＭ
ＯＳＦＥＴトランジスタ間でラッチアップが生ずる。こ
れは２つのトランジスタを分離するＰＮ接合３０を通し
て伝幡する漏れ電流の形態を取る。いずれの場合にも、
ラッチアップによりＮ基盤１０およびＰ型ウェル８間に
Ｐ−Ｎ接合３０を通して漏れ電流を生ずる。
る十分な多数（エレクｉ・ロン）キャリア電流が存在し
た場合、２つのＭＯ３ＦＥＴ＋−ランジスタフおよび９
間でラッチアップが生ずる。これはＭＯ３ＦＥＴトラン
ジスタ７および９を分離するＰ−Ｎ接合３０を通して伝
幡する漏れ電流の形態を取る。これとは別に、ＰＮＰバ
イポーラトランジスタ２６のベースに注入される十分な
少数（ホール）キャリア電流が存在した場合、２つのＭ
ＯＳＦＥＴトランジスタ間でラッチアップが生ずる。こ
れは２つのトランジスタを分離するＰＮ接合３０を通し
て伝幡する漏れ電流の形態を取る。いずれの場合にも、
ラッチアップによりＮ基盤１０およびＰ型ウェル８間に
Ｐ−Ｎ接合３０を通して漏れ電流を生ずる。
本発明の発明者は、寄生トランジスタ２５のベースおよ
び寄生トランジスタ２６のコレクタの抵抗を増加するこ
とによってラッチアップが防止できることを見出した。
び寄生トランジスタ２６のコレクタの抵抗を増加するこ
とによってラッチアップが防止できることを見出した。
これはＣＭＯ５Ｎチャンネルトランジスタ７の製造に用
いられる一枚の拡散マスクの簡単な変更によって得られ
る。この変更は即ち、Ｐウェル８を少なくも隣接するＣ
ＭＯＳＰチャンネルトランジスタ９の領域に延長するこ
とである。この抵抗の増加により、ラッチアップを生ず
るのに必要なトリガ電流を著しく増加させる。
いられる一枚の拡散マスクの簡単な変更によって得られ
る。この変更は即ち、Ｐウェル８を少なくも隣接するＣ
ＭＯＳＰチャンネルトランジスタ９の領域に延長するこ
とである。この抵抗の増加により、ラッチアップを生ず
るのに必要なトリガ電流を著しく増加させる。
例えば、一つの成功したプロトタイプにおいては、隣接
するＭＯＳＦＥＴのソースおよびドレイン（アクティブ
領域）が７０ミクロン離れている装置において、Ｐウェ
ルはＮ基盤内でＮチャンネルトランジスタの方向に約２
０ミクロン延長され、この結果反対のＰウェルまでのＰ
チャンネルアクティブ領域は、制御装置における距離６
６ミクロンではなく４０ミクロンであった。Ｖｓｓより
低いトリガ電流（エレクトロン）は、制御装置における
約３０〜４０ ｍ Ａから約８５−９５ ｍ Ａに弓き
上げられた。ＶＤＤより高いトリガ電流（ホール）は、
制御装置における約１００〜１３０ｍＡから約１８０〜
２００ｍＡに引き上げられた。これは明らかに、簡単な
構造と製造工程の変更が不要であるという事実の中での
トリガ電流の劇的な増加である。Ｐウェル３０の延長に
より寄生トランジスタ２６のベース幅は小さくなるため
、ｖｐＤ以上のトリガ電圧に対してはトリガ電流はウェ
ルの延長とともにより小さくなると期待されるため、こ
れらの結果は驚くべきことである。
するＭＯＳＦＥＴのソースおよびドレイン（アクティブ
領域）が７０ミクロン離れている装置において、Ｐウェ
ルはＮ基盤内でＮチャンネルトランジスタの方向に約２
０ミクロン延長され、この結果反対のＰウェルまでのＰ
チャンネルアクティブ領域は、制御装置における距離６
６ミクロンではなく４０ミクロンであった。Ｖｓｓより
低いトリガ電流（エレクトロン）は、制御装置における
約３０〜４０ ｍ Ａから約８５−９５ ｍ Ａに弓き
上げられた。ＶＤＤより高いトリガ電流（ホール）は、
制御装置における約１００〜１３０ｍＡから約１８０〜
２００ｍＡに引き上げられた。これは明らかに、簡単な
構造と製造工程の変更が不要であるという事実の中での
トリガ電流の劇的な増加である。Ｐウェル３０の延長に
より寄生トランジスタ２６のベース幅は小さくなるため
、ｖｐＤ以上のトリガ電圧に対してはトリガ電流はウェ
ルの延長とともにより小さくなると期待されるため、こ
れらの結果は驚くべきことである。
本発明はＮチャンネルＭＯＳＦＥＴのＮ基盤内のＰウェ
ルの同じＮ基盤内のＰチャンネル装置方向への延長に限
定されるものではない。本発明はまたＰ基盤内のＰチャ
ンネルＭＯ３ＦＥＴ用のＮウェルのＰ基盤内のＮチャン
ネルＭＯＳＦＥＴ方向への延長部の提供によっても実施
できる。
ルの同じＮ基盤内のＰチャンネル装置方向への延長に限
定されるものではない。本発明はまたＰ基盤内のＰチャ
ンネルＭＯ３ＦＥＴ用のＮウェルのＰ基盤内のＮチャン
ネルＭＯＳＦＥＴ方向への延長部の提供によっても実施
できる。
第３図は本発明の断面を示す図である。その構造は第２
図の構造と類似しており、同様な参照番号を付している
が、トランジスタ７のＰウェルが５０の部分でトランジ
スタ２５方向に、ラッチアップトリガ電流を所望の程度
に増加するに十分な程度に延長されている点が異なって
いる。これは例えば、隣接するトランジスタの隣接する
ソースおよびドレイン間の距離の半分が限界となり得る
。
図の構造と類似しており、同様な参照番号を付している
が、トランジスタ７のＰウェルが５０の部分でトランジ
スタ２５方向に、ラッチアップトリガ電流を所望の程度
に増加するに十分な程度に延長されている点が異なって
いる。これは例えば、隣接するトランジスタの隣接する
ソースおよびドレイン間の距離の半分が限界となり得る
。
隣接するソースおよびドレイン間の距離は同一に維持す
べきである。
べきである。
あるいは、ある与えられたラッチアップ防止に対しては
、隣接するＮおよびＰチャンネルＭＯ５５ ＦＥＴ）ランジスタ間でＮチャンネルトランジスタ（あ
るいはＮウェル内のＰチャンネルトランジスタのＮウェ
ル）の長さが同一に維持される限り、隣接するソースお
よびドレイン間の距離は縮小することも可能である。
、隣接するＮおよびＰチャンネルＭＯ５５ ＦＥＴ）ランジスタ間でＮチャンネルトランジスタ（あ
るいはＮウェル内のＰチャンネルトランジスタのＮウェ
ル）の長さが同一に維持される限り、隣接するソースお
よびドレイン間の距離は縮小することも可能である。
本発明はＣＭＯＳゲートに限定されるものでもなく、イ
ンバータ、リングオッシレータその他の装置に用いられ
るものであることに注意すべきである。さらに、この構
造はリングおよびガードバリアと共に用いることができ
る。そして寄生トランジスタの一つのベース抵抗の増加
により、リングおよびガードバリアの作用を強化する。
ンバータ、リングオッシレータその他の装置に用いられ
るものであることに注意すべきである。さらに、この構
造はリングおよびガードバリアと共に用いることができ
る。そして寄生トランジスタの一つのベース抵抗の増加
により、リングおよびガードバリアの作用を強化する。
本発明はまた基盤上のエピタキシャル層においても用い
ることができ、その場合には、エピタキシャル層はＭＯ
ＳＦＥＴおよび延長されたウェルを含む。
ることができ、その場合には、エピタキシャル層はＭＯ
ＳＦＥＴおよび延長されたウェルを含む。
本発明を理解する者は、上述した実施例に対し本明細書
で説明した原理を用いて他の代替構造あるいは変形を思
い付くであろう。しかしそれらの全ては本願に添付され
た特許請求の範囲に定義された本発明の範囲に含まれる
ものである。
で説明した原理を用いて他の代替構造あるいは変形を思
い付くであろう。しかしそれらの全ては本願に添付され
た特許請求の範囲に定義された本発明の範囲に含まれる
ものである。
６
（発明の効果）
以上説明した本発明によれば分離された電源線をガード
バリアに接続する必要性を回避し、これによってチップ
領域を節約し、回路を簡素化することができる。さらに
、本発明は現存のマスクおよび製造工程を利用でき、こ
れによって容易に半導体回路設計に組込むことができる
。
バリアに接続する必要性を回避し、これによってチップ
領域を節約し、回路を簡素化することができる。さらに
、本発明は現存のマスクおよび製造工程を利用でき、こ
れによって容易に半導体回路設計に組込むことができる
。
第１図は一対のバイポーラトランジスタにより形成され
る寄生ラッチ装置の概略図、第２図は寄生ラッチ装置の
形成を説明するために用いられるＣＭＯ５集積回路にお
けるインバータの断面図、第３図は本発明に基づく２個
のトランジスタのためのラッチアップ防止手段を説明す
るＣＭＯＳ集積回路におけるインバータの断面図である
。 ７・・・ＮチャンネルＭＯ５ＦＥＴ、８・・・Ｐ型ウェ
ル、９・・・ＰチャンネルＭＯＳＦＥＴ、１０・・・Ｎ
型基盤２５・・・寄生ＮＰＮバイポーラトランジスタ、
２６・・・寄生ＰＮＰバイポ ラトランジスタ、５０・・Ｐ ウェル延長部。
る寄生ラッチ装置の概略図、第２図は寄生ラッチ装置の
形成を説明するために用いられるＣＭＯ５集積回路にお
けるインバータの断面図、第３図は本発明に基づく２個
のトランジスタのためのラッチアップ防止手段を説明す
るＣＭＯＳ集積回路におけるインバータの断面図である
。 ７・・・ＮチャンネルＭＯ５ＦＥＴ、８・・・Ｐ型ウェ
ル、９・・・ＰチャンネルＭＯＳＦＥＴ、１０・・・Ｎ
型基盤２５・・・寄生ＮＰＮバイポーラトランジスタ、
２６・・・寄生ＰＮＰバイポ ラトランジスタ、５０・・Ｐ ウェル延長部。
Claims (5)
- （１）単一の基盤内に、この基盤と反対の導伝型を有す
る不純物拡散ウェルに一つのＭＯＳＦＥＴが含まれ、こ
れに隣接して複数の反対チャンネル型のＭＯＳＦＥＴが
集積された半導体集積回路において、前記ウェルは前記
他のＭＯＳＦＥＴに隣接する領域を越えて、ラッチアッ
プトリガ電流を増加するに十分な程度にその抵抗を増加
する長さの延長部を備えていることを特徴とする半導体
集積回路用ラッチアップ防止装置。 - （２）前記ウェルはＰ型ウェルであることを特徴とする
特許請求の範囲（１）項記載の半導体集積回路用ラッチ
アップ防止装置。 - （３）前記他のＭＯＳＦＥＴに隣接するウェルの限界は
、第１のＭＯＳＦＥＴの活性領域から前記他のＭＯＳＦ
ＥＴの活性領域に至る距離のほぼ１／３であることを特
徴とする特許請求の範囲（２）項記載の半導体集積回路
用ラッチアップ防止装置。 - （４）Ｎ型不純物が拡散された基盤に含まれたＰ型ウェ
ル内に含まれたＮチャンネルＭＯＳＦＥＴと、このＮチ
ャンネルＭＯＳＦＥＴに隣接して前記基盤内に設けられ
たＰチャンネルＭＯＳＦＥＴとを備え、前記Ｐ型ウェル
は前記ＮチャンネルＭＯＳＦＥＴ方向に非対称に延長さ
れていることを特徴とする一対の隣接するＭＯＳＦＥＴ
を含む半導体集積回路用ラッチアップ防止装置。 - （５）一導伝型の不純物拡散基盤内に寄生ラッチ装置を
含むＣＭＯＳ集積回路用ラッチアップ防止装置において
、前記集積回路は第１のチャンネル導伝型のＭＯＳＦＥ
Ｔと、前記基盤内の前記一導伝型のウェル内に設けられ
た第２のチャンネル導伝型のＭＯＳＦＥＴとを備え、前
記第１のＭＯＳＦＥＴは前記第１および第２の回路を分
離する基盤と前記ウェルにより形成されるＰ−Ｎ接合を
横切って通過する漏洩電流を収集するガードリングを含
んでおり、前記ラッチアップ防止装置は、前記第２のＭ
ＯＳＦＥＴが形成されている不純物拡散ウェルの、前記
ガードリングの外側の第１のＭＯＳＦＥＴが存在する横
方向の延長部により構成され、この延長部により前記ウ
ェルの基盤表面近傍の横方向の抵抗が増加され、これに
よって前記漏洩電流を阻止し、前記ガードリングの漏洩
電流収集効果を増強するようにしたことを特徴とする半
導体集積回路用ラッチアップ防止装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CA604280 | 1989-06-28 | ||
| CA604280 | 1989-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03108757A true JPH03108757A (ja) | 1991-05-08 |
Family
ID=4140274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2168580A Pending JPH03108757A (ja) | 1989-06-28 | 1990-06-28 | 半導体集積回路用ラッチアップ防止装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03108757A (ja) |
| GB (1) | GB2233496A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244876A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 相補型ｍｉｓ半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2171249A (en) * | 1985-02-14 | 1986-08-20 | Siliconix Ltd | Improved monolithic integrated circuits |
-
1990
- 1990-06-12 GB GB9013026A patent/GB2233496A/en not_active Withdrawn
- 1990-06-28 JP JP2168580A patent/JPH03108757A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63244876A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | 相補型ｍｉｓ半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9013026D0 (en) | 1990-08-01 |
| GB2233496A (en) | 1991-01-09 |
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