JPS60117654A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPS60117654A JPS60117654A JP58224082A JP22408283A JPS60117654A JP S60117654 A JPS60117654 A JP S60117654A JP 58224082 A JP58224082 A JP 58224082A JP 22408283 A JP22408283 A JP 22408283A JP S60117654 A JPS60117654 A JP S60117654A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、相補型半導体装置の改良に関する。
［発明の技術的背景とその問題点１
相補型半導体装置としては、従来第１図に示す如くｐチ
ャネルＭＯ８ｔ−ランジスタ１とｎチャネルＭＯＳトラ
ンジスタ２とを接続したＣ −Ｍ ＯＳインバータが知
られている。このＣ−ＭＯＳインバータは、出力がＨ（
ｈｉｇｈ）レベル、ｌ（ｌｏｗ）レベルのいずれの場合
にあっても定常電流が流れない構造のため、消費電力の
問題に悩まされることなく高集積化をはかることができ
、今後の大規模なメモリやロジック等の集積回路を構成
する基本素子として将来的にも有望視されている。
ャネルＭＯ８ｔ−ランジスタ１とｎチャネルＭＯＳトラ
ンジスタ２とを接続したＣ −Ｍ ＯＳインバータが知
られている。このＣ−ＭＯＳインバータは、出力がＨ（
ｈｉｇｈ）レベル、ｌ（ｌｏｗ）レベルのいずれの場合
にあっても定常電流が流れない構造のため、消費電力の
問題に悩まされることなく高集積化をはかることができ
、今後の大規模なメモリやロジック等の集積回路を構成
する基本素子として将来的にも有望視されている。
第２図はｐウェル構造のＣ−Ｍ ＯＳインバータの概略
構造を示す断面口であり、図中３は＋１型３ｉ基板、４
はｐ型不純物領域（以後ｐウェルと略記する）である。
構造を示す断面口であり、図中３は＋１型３ｉ基板、４
はｐ型不純物領域（以後ｐウェルと略記する）である。
基板３の表面層である１１型不純物領域にはソース・ド
レイン領域５．６及びゲート電極７からなるｐチャネル
Ｍ ＯＳ ｌ−ランジスタ１が形成され、ｐウェル４に
はソース・ドレイン領域８，９及びゲート電極からなる
ｎチャネルＭＯＳトランジスタ２が形成されている。ま
た、上記各領域の間にはｐウェル４の深さに比して厚み
が殆ど無視できる程度の素子分離用酸化膜１１が、例え
ばＬＯＣＯ８法で形成されている。このような構造であ
れば、入力がＨのときはトランジスタ１がＯＦＦ、 ト
ランジスタ２がＯＮで出力はＬとなり、また入力がＬの
ときは１〜ランジスタ１がＯＮ、トランジスタ２がＯＦ
Ｆで出力はＨとなる。つまり、出力がＨ，Ｌのいずれの
場合にあってもトランジスタ１，２の一方がＯＦＦとな
り、定常電流は流れないことになる。
レイン領域５．６及びゲート電極７からなるｐチャネル
Ｍ ＯＳ ｌ−ランジスタ１が形成され、ｐウェル４に
はソース・ドレイン領域８，９及びゲート電極からなる
ｎチャネルＭＯＳトランジスタ２が形成されている。ま
た、上記各領域の間にはｐウェル４の深さに比して厚み
が殆ど無視できる程度の素子分離用酸化膜１１が、例え
ばＬＯＣＯ８法で形成されている。このような構造であ
れば、入力がＨのときはトランジスタ１がＯＦＦ、 ト
ランジスタ２がＯＮで出力はＬとなり、また入力がＬの
ときは１〜ランジスタ１がＯＮ、トランジスタ２がＯＦ
Ｆで出力はＨとなる。つまり、出力がＨ，Ｌのいずれの
場合にあってもトランジスタ１，２の一方がＯＦＦとな
り、定常電流は流れないことになる。
しかしながら、この種の装置にあってはラッチアップと
称される特有の現象が発生し、このラッチアップが高集
積化を妨げる大きな要因となっている。ラッチアップと
は、ｐチャネルＭＯ８Ｉ−ランジスタ１のソース５（１
）十領域）、ｎ型Ｓｔ基板３、ｐウェル及びｎチャネル
トランジスタ２のソース８で形成されるｐｎｐｎｌｉ造
の寄生サイリスタが、基板電流等のトリガでＯＮ状態と
なる現象である。その結果、素子内に大電流が流れ、素
子の破壊にまで至ることもある。上記ｐ ｎ ｌ）ｎ構
造は、次の２つの寄生バイポーラｉ−ランジスタとして
考えることができる。すなわち、ｉ・ランジスタ１のソ
ース５をエミッタ、基板３をベース及びｐウェル４をコ
レクタとするＰＮＰ型バイポーラトランジスタＡと、ト
ランジスタ２のソース８をエミッタ、ｐウェルをベース
及び基板３をコレクタとするＮＰＮ型バイポーラトラン
ジスタＢとに分解できる。トランジスタＡ、Ｂの各電流
増幅率をそれぞれβＰＮρ、β８ρ、とすると、ラッチ
アップはβＰＮＰＸβＮ Ｐ Ｎ ＞ １の条件下で起
こることが知られている。Ｃ−ＭＯＳインバータで構成
される集積回路の集積度を高める目的で微細化を施すと
、寄生バイポーラトランジスタのベース幅が狭くなりβ
が大きくなり、その結果ラッチアップが起こり易くなる
。このため、高集積化をはかることが困難であった。。
称される特有の現象が発生し、このラッチアップが高集
積化を妨げる大きな要因となっている。ラッチアップと
は、ｐチャネルＭＯ８Ｉ−ランジスタ１のソース５（１
）十領域）、ｎ型Ｓｔ基板３、ｐウェル及びｎチャネル
トランジスタ２のソース８で形成されるｐｎｐｎｌｉ造
の寄生サイリスタが、基板電流等のトリガでＯＮ状態と
なる現象である。その結果、素子内に大電流が流れ、素
子の破壊にまで至ることもある。上記ｐ ｎ ｌ）ｎ構
造は、次の２つの寄生バイポーラｉ−ランジスタとして
考えることができる。すなわち、ｉ・ランジスタ１のソ
ース５をエミッタ、基板３をベース及びｐウェル４をコ
レクタとするＰＮＰ型バイポーラトランジスタＡと、ト
ランジスタ２のソース８をエミッタ、ｐウェルをベース
及び基板３をコレクタとするＮＰＮ型バイポーラトラン
ジスタＢとに分解できる。トランジスタＡ、Ｂの各電流
増幅率をそれぞれβＰＮρ、β８ρ、とすると、ラッチ
アップはβＰＮＰＸβＮ Ｐ Ｎ ＞ １の条件下で起
こることが知られている。Ｃ−ＭＯＳインバータで構成
される集積回路の集積度を高める目的で微細化を施すと
、寄生バイポーラトランジスタのベース幅が狭くなりβ
が大きくなり、その結果ラッチアップが起こり易くなる
。このため、高集積化をはかることが困難であった。。
ラッチアップを防止する１つの手法として、第３図（ａ
）に示す如くｐウェル４の下部にｐ型の高濃度不純物領
域（ｐ＋領領域１２を設けた構造が提案されティる（
ｌ ｎｔｅｒｎａｔｉｏｎａｌ Ｅ １ｅｃｔｒｏｎＤ
ｅｖｉｃｅ Ｍｅｅｔｉｎｏ、 １９７８年、２３０頁
）。
）に示す如くｐウェル４の下部にｐ型の高濃度不純物領
域（ｐ＋領領域１２を設けた構造が提案されティる（
ｌ ｎｔｅｒｎａｔｉｏｎａｌ Ｅ １ｅｃｔｒｏｎＤ
ｅｖｉｃｅ Ｍｅｅｔｉｎｏ、 １９７８年、２３０頁
）。
この構造では、ｐ十領ｂ１１２の存在によって前記ＮＰ
ＮトランジスタＢのベース領域のガンメル（Ｑ ｕｍｍ
ｅｌ ）数が増大し、β、ρ８が減少する。
ＮトランジスタＢのベース領域のガンメル（Ｑ ｕｍｍ
ｅｌ ）数が増大し、β、ρ８が減少する。
その結果、ラッチアップの発生をある程度抑えることは
できる。しかしながら、ラッチアップの発生を完全に防
止することはできない。すなわち、ＮＰＮトランジスタ
Ｂのコレクタ電流の経路には、第３図（ａ ）中矢印に
示す如くｐ十領域１２を経由する経路１３と、ｐ十領域
を経由しない経路１４との２種類がある。経路１３では
、コレクタであるｎ型Ｓｉ基板３に流入しようとする電
子は、その相当数がＩｆ ” １１１２で再結合を起こ
しベース電流となり、βＮＰＮを低下させる。また、経
路１４では、電子は再結合することな（ＩＩ型３ｉ基板
３に流入することになるので、βＮＰＨの低下に同等寄
与しない。したがって、ラッチアップを十分に抑えるこ
とは困難であった。
できる。しかしながら、ラッチアップの発生を完全に防
止することはできない。すなわち、ＮＰＮトランジスタ
Ｂのコレクタ電流の経路には、第３図（ａ ）中矢印に
示す如くｐ十領域１２を経由する経路１３と、ｐ十領域
を経由しない経路１４との２種類がある。経路１３では
、コレクタであるｎ型Ｓｉ基板３に流入しようとする電
子は、その相当数がＩｆ ” １１１２で再結合を起こ
しベース電流となり、βＮＰＮを低下させる。また、経
路１４では、電子は再結合することな（ＩＩ型３ｉ基板
３に流入することになるので、βＮＰＨの低下に同等寄
与しない。したがって、ラッチアップを十分に抑えるこ
とは困難であった。
一方、ラッチアップを防止する他の手法として、最近第
３図（ｂ）に示す如く素子分離用絶縁膜１５の厚みをｐ
ウェル４の深さく５〜７μｍ）より大きくし、ＮＰＮト
ランジスタＢの実効的なベース幅を増大させ、β、ρ８
を減少させる構造が提案されている（第４３回応用物理
学会学術講演会予稿集、１９８２年、３０Ｐ−Ｑ−５）
。しかしながら、この構造では前記第３図（ａ ）に示
した経路１３を通る電流を阻止することはできず、ベー
ス幅の実効的な増大最もあまり大きくすることはできな
い。つまり、ラッチアップを十分に抑えることは困難で
ある。また、５〜７［μｍ］を越える厚みの絶縁膜１５
を埋め込み形成することは技術的に極めて困難であり、
実用性に乏しい手法であった。
３図（ｂ）に示す如く素子分離用絶縁膜１５の厚みをｐ
ウェル４の深さく５〜７μｍ）より大きくし、ＮＰＮト
ランジスタＢの実効的なベース幅を増大させ、β、ρ８
を減少させる構造が提案されている（第４３回応用物理
学会学術講演会予稿集、１９８２年、３０Ｐ−Ｑ−５）
。しかしながら、この構造では前記第３図（ａ ）に示
した経路１３を通る電流を阻止することはできず、ベー
ス幅の実効的な増大最もあまり大きくすることはできな
い。つまり、ラッチアップを十分に抑えることは困難で
ある。また、５〜７［μｍ］を越える厚みの絶縁膜１５
を埋め込み形成することは技術的に極めて困難であり、
実用性に乏しい手法であった。
そこで本発明者等は、ラッチアップを完全に抑制する構
造として、第３図（ａ ＞ （ｂ ）のそれぞれの利点
を生かした第４図に示す構造を考案した。
造として、第３図（ａ ＞ （ｂ ）のそれぞれの利点
を生かした第４図に示す構造を考案した。
すなわち、高濃度不純物領域１２と埋め込み形成した絶
縁膜１５とにより、前記電流経路１３．１４の両方を同
時に阻害すると言うものである。しかしながら、この構
造を実現するには第３図（ｂ）と同様に５〜７［μｍ］
を越える厚みの絶縁膜を形成しなければならず、その製
造技術に雌点があり実用性に乏しかった。
縁膜１５とにより、前記電流経路１３．１４の両方を同
時に阻害すると言うものである。しかしながら、この構
造を実現するには第３図（ｂ）と同様に５〜７［μｍ］
を越える厚みの絶縁膜を形成しなければならず、その製
造技術に雌点があり実用性に乏しかった。
［発明の目的］
本発明の目的は、ラッチアップの発生を確実に防止する
ことができ、且つその製造が容易な相補型半導体装置を
提供することにある。
ことができ、且つその製造が容易な相補型半導体装置を
提供することにある。
［発明の概要］
本発明の骨子は、前記第ざ図（ａ）に示した電流経路１
３．１４の両方を同時に阻害すると共に、この条件を満
たしながら前記埋め込み絶縁膜の膜厚を薄くすることに
ある。
３．１４の両方を同時に阻害すると共に、この条件を満
たしながら前記埋め込み絶縁膜の膜厚を薄くすることに
ある。
すなわち本発明は、第１導電型半導体基板の表面層に形
成された第２１電型素子形成領域（ウェル）及び該領域
に隣接する第１導電型素子形成領域にそれぞれＭＩＳ型
トランジスタを作製した相補型半導体装置において、前
記第１及び第２１電型の各領域間に素子分離用絶縁膜を
埋め込むと共に、この絶縁膜直下に第２導電型の第１高
濃度不純物領域を形成し、さらに前記第２導電型素子形
成領域の下部に第２導電型の第２高濃度不純物領域を形
成し、かっこの不純物領域の一部を上記第１高！Ｉ痩不
純物領域に接触せしめるようにしたものである。
成された第２１電型素子形成領域（ウェル）及び該領域
に隣接する第１導電型素子形成領域にそれぞれＭＩＳ型
トランジスタを作製した相補型半導体装置において、前
記第１及び第２１電型の各領域間に素子分離用絶縁膜を
埋め込むと共に、この絶縁膜直下に第２導電型の第１高
濃度不純物領域を形成し、さらに前記第２導電型素子形
成領域の下部に第２導電型の第２高濃度不純物領域を形
成し、かっこの不純物領域の一部を上記第１高！Ｉ痩不
純物領域に接触せしめるようにしたものである。
［発明の効果］
本発明によれば、素子分離用絶縁膜及び第２導電型の高
濃度不純物ｆｉＩ域の作用により、寄生トランジスタの
コレクタ電流は必ず上記不純物領域を経由しなければな
らず、大半の電子はこの不ｉ物領域で再結合し、その結
果寄生ｉ−ランジスタの実効的ベース幅が大幅に拡大す
ることになる。このため、βＮＰＮ若しくはβρ８ρが
大幅に小さくなり、ラッチアップの発生を確実に防止す
ることができる。さらに、絶縁膜直下に第１高濃度不純
物領域を形成しているので、第１及び第２導電型の各領
域に埋め込む絶縁膜の厚さは、Ｍ２導電型領域の深さよ
り十分小さくて済む。このため、絶縁膜の厚みを１［μ
ＴｒＬ］以下程度と極めて小さくすることができ、絶縁
膜の形成が容易であり、製造技術上の問題もない。
濃度不純物ｆｉＩ域の作用により、寄生トランジスタの
コレクタ電流は必ず上記不純物領域を経由しなければな
らず、大半の電子はこの不ｉ物領域で再結合し、その結
果寄生ｉ−ランジスタの実効的ベース幅が大幅に拡大す
ることになる。このため、βＮＰＮ若しくはβρ８ρが
大幅に小さくなり、ラッチアップの発生を確実に防止す
ることができる。さらに、絶縁膜直下に第１高濃度不純
物領域を形成しているので、第１及び第２導電型の各領
域に埋め込む絶縁膜の厚さは、Ｍ２導電型領域の深さよ
り十分小さくて済む。このため、絶縁膜の厚みを１［μ
ＴｒＬ］以下程度と極めて小さくすることができ、絶縁
膜の形成が容易であり、製造技術上の問題もない。
［発明の実施例］
第５図は本発明の一実施例に係わるＣ−ＭＯＳインバー
タの概略構成を示す断面図である。１１型Ｓｉ基板（第
１導電型半導体基板）２１０表面層の一部にはｐウェル
（第２８電型領域）２２が形成されており、ｐウェル２
２と該ウェル２２に隣接するｎ型領域（第１導電型領域
）２３との間にはρウェル２２よりも十分厚みの小さい
酸化膜（素子分離用絶縁膜）２４が埋め込まれている。
タの概略構成を示す断面図である。１１型Ｓｉ基板（第
１導電型半導体基板）２１０表面層の一部にはｐウェル
（第２８電型領域）２２が形成されており、ｐウェル２
２と該ウェル２２に隣接するｎ型領域（第１導電型領域
）２３との間にはρウェル２２よりも十分厚みの小さい
酸化膜（素子分離用絶縁膜）２４が埋め込まれている。
酸化膜２４の直下にはｐウェル２２に比して高濃度の不
純物を含むｐ＋層（第１高濃度不純物領域）２５が形成
され、このｐ”１２５の下部はｐウェル２２の下部に達
している。ｐウェル２２の下部には、該ウェル２２に比
して高１度の不純物を含むｐ＋ｌｌ（第２高濃度不純物
領域）２６が形成され、このｐ中層−２６，の上面の一
部Ｃよｐ”１ｍ１２５の下部に接触するものとなってい
る。
純物を含むｐ＋層（第１高濃度不純物領域）２５が形成
され、このｐ”１２５の下部はｐウェル２２の下部に達
している。ｐウェル２２の下部には、該ウェル２２に比
して高１度の不純物を含むｐ＋ｌｌ（第２高濃度不純物
領域）２６が形成され、このｐ中層−２６，の上面の一
部Ｃよｐ”１ｍ１２５の下部に接触するものとなってい
る。
一方、ｎ型頭ｔａ２３にはソース・ドレインｖＡＩｆｉ
。
。
をなｔｐ千層２７．２８が形成され、１１型領域２３上
にはゲート酸化Ｉ！（図示せず）を介してゲート電極２
９が形成されている。そして、これらｐ”Ｈ２７，２８
及びゲート電極２９から０チャネルＭ−Ｏ８ｔ−ランジ
スタが構成される。また、１）ウェル２２及びその上面
には、上記と同様にソース・ドレイン領域をなすｎ中層
３０．３１及びゲート電極３２が形成され、これらから
ｎチャネルＭＯＳトランジスタが構成される。そして、
トレインをなすｐ÷十層８及びｎ＋十層１を共通接続す
ると共に、ゲート電極２９．３２を共通接続層ることに
よって、前記第１図に示すＣ−ＭＯＳイ・ンバータが構
成されるものとなっている。
にはゲート酸化Ｉ！（図示せず）を介してゲート電極２
９が形成されている。そして、これらｐ”Ｈ２７，２８
及びゲート電極２９から０チャネルＭ−Ｏ８ｔ−ランジ
スタが構成される。また、１）ウェル２２及びその上面
には、上記と同様にソース・ドレイン領域をなすｎ中層
３０．３１及びゲート電極３２が形成され、これらから
ｎチャネルＭＯＳトランジスタが構成される。そして、
トレインをなすｐ÷十層８及びｎ＋十層１を共通接続す
ると共に、ゲート電極２９．３２を共通接続層ることに
よって、前記第１図に示すＣ−ＭＯＳイ・ンバータが構
成されるものとなっている。
次に、上記構成のＣ−ＭＯＳインバータの製造方法につ
いて説明する。まず、第６図（ａ＞に示す如く比抵抗１
［Ωα］のｎ型（１００）Ｓｉｍ板２１に、イオン注入
技術を用いて注入示１×１０”［ｃａ°３］の条件でホ
ウ素を選択的に添加し、ｐ中領域２６を形成する。次い
で、気相エビタキシャル成長技術を用い、第６図（ｂ）
に示す如く比抵抗４［Ωｃｍ ］のｎ型領域（第１導電
型素子形成領域）２３を２［μＴｒＬ］の膜厚に成長形
成し、続いてボロンを選択的にイオン注入しｐ型頭域（
第２導電型領ｋｉ）２２を形成する。その後、第６’［
Ｋ（ｃ）に示す如＜ＣＶＤ酸化膜３１をマスクとして用
い、各領域２２．２３を選択エツチングし、深さ０．８
［μｍ］の溝３２を形成する。
いて説明する。まず、第６図（ａ＞に示す如く比抵抗１
［Ωα］のｎ型（１００）Ｓｉｍ板２１に、イオン注入
技術を用いて注入示１×１０”［ｃａ°３］の条件でホ
ウ素を選択的に添加し、ｐ中領域２６を形成する。次い
で、気相エビタキシャル成長技術を用い、第６図（ｂ）
に示す如く比抵抗４［Ωｃｍ ］のｎ型領域（第１導電
型素子形成領域）２３を２［μＴｒＬ］の膜厚に成長形
成し、続いてボロンを選択的にイオン注入しｐ型頭域（
第２導電型領ｋｉ）２２を形成する。その後、第６’［
Ｋ（ｃ）に示す如＜ＣＶＤ酸化膜３１をマスクとして用
い、各領域２２．２３を選択エツチングし、深さ０．８
［μｍ］の溝３２を形成する。
続いて、反転防止のために周知のイオン注入工程を施す
。次いで、気相成長技術を用い、第６図＜ｄｉに示す如
く全面に酸化膜３３を形成し、その後反応性イオンエツ
チング法を用い全面エツチングを施し、同図（ｅ）に示
す如く満３２の側壁を酸化膜３３で被覆する。
。次いで、気相成長技術を用い、第６図＜ｄｉに示す如
く全面に酸化膜３３を形成し、その後反応性イオンエツ
チング法を用い全面エツチングを施し、同図（ｅ）に示
す如く満３２の側壁を酸化膜３３で被覆する。
次に、酸化膜３１．３３をマスクとして用い、加速電圧
７０［ｋｅＶ］と１５０［ｋｅＶ］とで２度ボロンをイ
オン注入し、第６図（ｆ）に示す如くｐ中層２５を形成
する。次いで酸化１！！３１．３３を除去する。その後
、酸化膜埋め込み技術を用い、第６図（ｇ）に示す如く
ｐウェル２２とｎ型領域２３との間の溝３２内に酸化膜
２４を埋め込み形成する。これ以降は、周知の技１？ｊ
を用い、ソース・ドレイン領域及びグー１〜電極等を形
成することによって、前記第５図に示す構造が実現され
ることになる。
７０［ｋｅＶ］と１５０［ｋｅＶ］とで２度ボロンをイ
オン注入し、第６図（ｆ）に示す如くｐ中層２５を形成
する。次いで酸化１！！３１．３３を除去する。その後
、酸化膜埋め込み技術を用い、第６図（ｇ）に示す如く
ｐウェル２２とｎ型領域２３との間の溝３２内に酸化膜
２４を埋め込み形成する。これ以降は、周知の技１？ｊ
を用い、ソース・ドレイン領域及びグー１〜電極等を形
成することによって、前記第５図に示す構造が実現され
ることになる。
かくして製造されたＣ−ＭＯＳインバータにおいては、
ｎチャネルＭＯＳトランジスタのソース３０からｐウェ
ル２２に注入され、基板２１に流入しようとするマイノ
リティキャリアは、必ずｐ中領域２５．２６を経由しな
ければならず、大半のマイノリティキャリアはこのｐ中
領域で再結合する。このため、上記ソース３０．ｐウェ
ル２２及び基板２１等からなるＮＰＮバイポーラ１〜ラ
ンジスタ（寄生トランジスタ）のβ８ρ８が大幅に減少
することになる。その結果、ラッチアップの発生を確実
に防止することができる。特に、ｐ中領域２５．２６の
不純物濃度がｌＸ１０１７［ｃＩｉ−３］を越えると上
記再結合が顕著に起こり、ラッチアップの防止に効果的
であった。また、本実施例構造でｐ中領域２５の存在に
より埋めこみ絶縁ＩＩＩ ２４の厚みが０．８［μｍ］
と小さくて済むことになり、したがって絶縁膜２４の形
成を容易に行い１ｑる等の利点がある。
ｎチャネルＭＯＳトランジスタのソース３０からｐウェ
ル２２に注入され、基板２１に流入しようとするマイノ
リティキャリアは、必ずｐ中領域２５．２６を経由しな
ければならず、大半のマイノリティキャリアはこのｐ中
領域で再結合する。このため、上記ソース３０．ｐウェ
ル２２及び基板２１等からなるＮＰＮバイポーラ１〜ラ
ンジスタ（寄生トランジスタ）のβ８ρ８が大幅に減少
することになる。その結果、ラッチアップの発生を確実
に防止することができる。特に、ｐ中領域２５．２６の
不純物濃度がｌＸ１０１７［ｃＩｉ−３］を越えると上
記再結合が顕著に起こり、ラッチアップの防止に効果的
であった。また、本実施例構造でｐ中領域２５の存在に
より埋めこみ絶縁ＩＩＩ ２４の厚みが０．８［μｍ］
と小さくて済むことになり、したがって絶縁膜２４の形
成を容易に行い１ｑる等の利点がある。
なお、本発明は上述した各実施例に限定されるものでは
ない。例えば、前記半導体基板の導電型は型に限るもの
ではなく、ｐ型であってもよいのは勿論のことである。
ない。例えば、前記半導体基板の導電型は型に限るもの
ではなく、ｐ型であってもよいのは勿論のことである。
さらに、半導体基板として、５ｉ０２等の絶縁膜上に半
導体膜を形成したものを用いることも可能である。また
、高濃度不純物領域の不純物濃度は、仕様に応じて適宜
室めればよい。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
導体膜を形成したものを用いることも可能である。また
、高濃度不純物領域の不純物濃度は、仕様に応じて適宜
室めればよい。その他、本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。
第１図及び第２図はそれぞれ従来のＣ−ＭＯＳインバー
タを説明するためのもので第１図は等価回路図、第２図
は構造断面図、第３図（ａ）（＋））及び第４図はそれ
ぞれラッチアップの改善をはかった従来装置の概略構造
を示す断面図、第５図は本発明の一実施例に係わるＣ−
ＭＯＳインバータの概略構造を示す断面図、第６図（ａ
）〜（Ω）は上記実施例を説明するための工程断面図で
ある。 ２１・・・Ｉ）型３ｉ基板（第１導電型半導体基板）、
２２・・・ｐウェル（第２導電型素子形成領域）、２３
・・・０型領域（第１導電型素子形成領域）、２４・・
・酸化膜（素子分離用絶縁膜）、２５・・・ｐ＋領領域
第１高濃度不純物領域）、２６・・・ｐ中領域（第２高
濃度不純物領域＞、２７．２８・・・ｐ＋領領域ソース
・ドレイン領域）、２９．３２・・・ゲート電極、３０
．３１・・・ｎ中領域（ソース・ドレイン領域）。 出願人代理人 弁理士 鈴江武彦 矛１図 第２図 矛３し１ 片４図１ 矛５図 矛６図 ６ う１！６ 啄１ 矛６図
タを説明するためのもので第１図は等価回路図、第２図
は構造断面図、第３図（ａ）（＋））及び第４図はそれ
ぞれラッチアップの改善をはかった従来装置の概略構造
を示す断面図、第５図は本発明の一実施例に係わるＣ−
ＭＯＳインバータの概略構造を示す断面図、第６図（ａ
）〜（Ω）は上記実施例を説明するための工程断面図で
ある。 ２１・・・Ｉ）型３ｉ基板（第１導電型半導体基板）、
２２・・・ｐウェル（第２導電型素子形成領域）、２３
・・・０型領域（第１導電型素子形成領域）、２４・・
・酸化膜（素子分離用絶縁膜）、２５・・・ｐ＋領領域
第１高濃度不純物領域）、２６・・・ｐ中領域（第２高
濃度不純物領域＞、２７．２８・・・ｐ＋領領域ソース
・ドレイン領域）、２９．３２・・・ゲート電極、３０
．３１・・・ｎ中領域（ソース・ドレイン領域）。 出願人代理人 弁理士 鈴江武彦 矛１図 第２図 矛３し１ 片４図１ 矛５図 矛６図 ６ う１！６ 啄１ 矛６図
Claims (1)
- （１）第１導電型半導体基板の表面層に形成された第２
導電型素子形成領域及び該領域に隣接する第１導電型素
子形成領域にそれぞれＭＩＳ型トランジスタを作製した
相補型半導体装置において、前記第１及び第２導電型の
各領域間に埋め込み形成された素子分離用絶縁膜と、こ
れらの絶縁膜直下に形成された第２導電型の第１高濃度
不純物領域と、前記第２導電型素子形成領域の下部に形
成され、かつその一部が上記第１高濃度不純物領域に接
触するよう形成された第２ｙ！Ｉ電型の第２高濃度不純
物領域とを具備したことを特徴とする相補型半導体装置
。 （２前記第１高１１度不純物領域は、その幅が前記素子
分離用絶縁膜の幅よりも狭いものであることを特徴とす
る特許請求の範囲第１項記載の相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224082A JPS60117654A (ja) | 1983-11-30 | 1983-11-30 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58224082A JPS60117654A (ja) | 1983-11-30 | 1983-11-30 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60117654A true JPS60117654A (ja) | 1985-06-25 |
Family
ID=16808274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58224082A Pending JPS60117654A (ja) | 1983-11-30 | 1983-11-30 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117654A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5126816A (en) * | 1987-12-23 | 1992-06-30 | Siemens Aktiengesellschaft | Integrated circuit with anti latch-up circuit in complementary MOS circuit technology |
| US5160996A (en) * | 1987-10-08 | 1992-11-03 | Matsushita Electric Industrial Co., Inc. | Structure and method of manufacture for semiconductor device |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| JP2014209634A (ja) * | 2007-03-28 | 2014-11-06 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 絶縁分離された集積回路装置 |
-
1983
- 1983-11-30 JP JP58224082A patent/JPS60117654A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5160996A (en) * | 1987-10-08 | 1992-11-03 | Matsushita Electric Industrial Co., Inc. | Structure and method of manufacture for semiconductor device |
| US5292671A (en) * | 1987-10-08 | 1994-03-08 | Matsushita Electric Industrial, Co., Ltd. | Method of manufacture for semiconductor device by forming deep and shallow regions |
| US5126816A (en) * | 1987-12-23 | 1992-06-30 | Siemens Aktiengesellschaft | Integrated circuit with anti latch-up circuit in complementary MOS circuit technology |
| JP2014209634A (ja) * | 2007-03-28 | 2014-11-06 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 絶縁分離された集積回路装置 |
| JP2016167613A (ja) * | 2007-03-28 | 2016-09-15 | アドバンスト・アナロジック・テクノロジーズ・インコーポレイテッドＡｄｖａｎｃｅｄ Ａｎａｌｏｇｉｃ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃｏｒｐｏｒａｔｅｄ | 絶縁分離された集積回路装置 |
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