JP3099349B2 - バイポーラ型半導体メモリの製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラ型半導体メモリに関する。

〔従来の技術〕

バイポーラ型半導体メモリ、特にバイポーラ型ランダ
ム・アクセス・メモリ（以下、バイポーラRAMと記す）
は、超高速電子計算機に使用されている。超高速、高集
積度のバイポーラRAMでは素子の微細化と、ソフトエラ
ー耐性の良いトランジスタ構造の追求がなされている。

発明者は、かつてメモリセル部分の縦型NPNトランジ
スタのベース領域の深さが周辺回路部分の縦型NPNトラ
ンジスタのベース領域の深さより深いバイポーラRAMを
提案し、高速動作可能なバイポーラRAMのα線照射によ
るソフトエラー耐性の改善を図った（日本国特許出願公
開公報 特開昭58−191465号）。現在では、更に進ん
で、例えば、ダイジェスト・オブ・テクニカル・ペーパ
ーズ,1987アイ・イー・イー・イー・インターナショナ
ル・ソリッド・ステート・サーキッツ・コンファレンス
（DIGEST OF TECHNICAL PAPERS,1987 IEEE Intern
ational Solid−State Circuits Conference）、第130
頁−第131頁に示されているように、メモリセル部分の
縦型NPNトランジスタのベース領域が埋込コレクタ領域
に直接接触している構造が採用されている。

〔発明が解決しようとする課題〕

このような従来のバイポーラRAMでは、ソフトエラー
耐性を考慮に入れて単位メモリセル領域の面積が決めら
れた上で高速性の追求が図られている。すなわち、主と
して周辺回路の高速性の要求からＰ型シリコン基体の不
純物濃度は10¹⁴から10¹⁵cm^-3となっている。そして、埋
込コレクタ領域は、周辺回路部分の縦型NPNトランジス
タと同様に、Ｐ型シリコン基体とN^-型エピタキシャル層
との境界部に埋込まれている。その結果メモリセル部分
で、縦型NPNトランジスタの埋込コレクタ領域とＰ型シ
リコン基体間の空乏層体積が、ベース−コレクタ間など
の他の接合部の空乏層体積に比べて圧倒的に大きくな
る。この結果、64kビットのバイポーラRAMまでは、この
従来技術で可能であったが、次の段階の256kビットのバ
イポーラRAMには何らかのソフトエラー耐性の改善が必
要とされているのである。

本発明の目的は、周辺回路部分の縦型バイポーラトラ
ンジスタの高速動作を損うことなくメモリセル部分のソ
フトエラー耐性を改善できるバイポーラ型半導体メモリ
およびその製造方法を提供することにある。

〔課題を解決するための手段〕

本発明のバイポーラ型半導体メモリの製造方法は、Ｐ
型シリコン基体に選択的にＰ型不純物を導入して高濃度
Ｐ型拡散領域を形成する工程と、前記高濃度Ｐ型拡散領
域に選択的にＮ型不純物を導入した後、N^-型エピタキシ
ャル層を形成して前記高濃度Ｐ型拡散領域とN^-型エピタ
キシャル層との境界部にN⁺型埋込コレクタ領域を形成す
る工程と、前記N^-型エピタキシャル層の表面から前記N⁺
型埋込コレクタ領域を突き抜ける絶縁分離領域を形成し
て素子形成領域を区画する工程と、前記素子形成領域内
のN^-型エピタキシャル層にＰ型不純物を導入して前記N⁺
型埋込コレクタ領域に接触するＰ型ベース領域を形成す
る工程と、前記Ｐ型ベース領域に選択的にＮ型不純物を
導入してN⁺型エミッタ領域を形成する工程とを含むメモ
リセル用の縦型NPNトランジスタの形成工程を有してお
り、さらに、前記N⁺型押込コレクタ領域と前記高濃度Ｐ
型拡散領域との接合が前記高濃度Ｐ型拡散領域中の前記
Ｐ型不純物のピーク不純物濃度位置よりも浅く形成す
る。

〔実施例〕

次に本発明について図面を参照して説明する。第３図
（ａ）は本発明バイポーラ型半導体メモリの一実施例の
デバイス構造によって実現すべきバイポーラRAMの一部
の回路図であり、特にメモリセルアレイ部と周辺回路の
一部を示す。

第３図（ｂ）は第３図（ａ）におけるメモリセル部の
回路図である。

第１図（ａ）は本発明バイポーラ型半導体メモリの一
実施例のバイポーラRAMのデバイス構造を説明するため
の略平面図である。

第１図（ｂ），（ｃ）は第１図（ａ）における一点鎖
線Ｘ−Y,Y−Ｙにおける略断面図である。

第３図（ａ）にはバイポーラRAMのメモリセルアレイ1
00と、周辺回路の一部であるワード線駆動回路200とが
示されている。

メモリセルアレイ100は、一対のワード線WTi,WBi（ｉ
＝0,1,…,m）と一対のディジット線Dj,ｊ（ｊ＝0,1,
…ｎ）とで指定されるメモリセルMijを含んでいる。

ワード線は駆動回路200で駆動される。ワード線WT
₀は、図示したワード線駆動回路の出力段トランジスタQ
₃₀のエミッタに接続されている。この出力段トランジス
タQ₃₀は、トランジスタQ₁₀,Q₂₀のエミッタ同士を共通接
続したECLゲートからなるワード線駆動ゲートによって
駆動される。トランジスタQ₁₀のベースには、ワード・
アドレス・デコーダ（図示せず）の出力X₀が供給され、
トランジスタQ₂₀のベースには基準電圧V_Rが供給され
る。他のワード線WT_mにもワード線駆動ゲートの出力段
トランジスタQ_3mが同様に接続されている。

バイポーラRAMの周辺回路には、ここに例示したよう
に、多数のECLゲートが含まれている。

第３図（ｂ）は、交差PNPN型メモリセルMijの回路図
である。マルチエミッタ型のNPNトランジスタQ_n1,Q_n2の
それぞれの一方のエミッタは共通接続されてワード線WB
iに接続されている。NPNトランジスタQ_n1,Q_n2のそれぞ
れの他方のエミッタはディジット線Dj,ｊに接続され
ている。NPNトランジスタQ_n1のベースおよびコレクタは
PNPトランジスタQ_p1のコレクタおよびベースにそれぞれ
接続され、NPNトランジスタQ_n2のベースおよびコレクタ
はPNPトランジスタQ_p2のコレクタおよびベースにそれぞ
れ接されている。更に、NPNトランジスタQ_n1のベースお
よびコレクタはNPNトランジスタQ_n2のコレクタおよびベ
ースにそれぞれ接続されている。

動作状態において、このメモリセルに論理状態が記憶
される。すなわち、NPNトランジスタQ_n1およびQ_n2のコ
レクタの一方が高で他方が低に保持される。例えば、Q
_n1のコレクタが高、Q_n2のコレクタが低とする。NPNトラ
ンジスタQ_n1はオフ、PNPトランジスタQ_p2はオンとな
り、NPNトランジスタQ_n1のコレクタを高に引張り、PNP
トランジスタQ_p1はオフし、NPNトランジスタQ_n1のベー
ス電流の供給が断たれる。逆にNPNトランジスタQ_n2はオ
ン状態にあり、そのエミッタ電流はワード線WBiを介し
て定電流源Iiへ流れる。

メモリセルの論理状態の変更を行なうには、高の状態
にある側のトランジスタ、前述の例ではNPNトランジス
タQ_n1からディジット線Djに電流を流せばよい。そうす
ると、NPNトランジスタQ_n1はオン状態になり、そのコレ
クタ電位が引下げられ、PNPトランジスタQ_p1がオンとな
る。すると、トランジスタQ_n2のコレクタが高となり、
トランジスタQ_p2及びQ_n2はオフになる。このようにして
トランジスタQ_n1のコレクタが低、トランジスタQ_n2のコ
レクタが高となり、論理状態は変更される。

次に、第１図（ａ），（ｂ）および（ｃ）ならびに第
２図を参照して本発明バイポーラ型半導体メモリの一実
施例のバイポーラRAMについて説明する。第１図
（ｂ），（ｃ）において、絶縁膜14の開口とその下の活
性領域は便宜上ほぼ同一寸法で示されているが、正確に
は活性領域の方がやや大きくなっているのはいうまでも
ない。第１図（ａ），（ｂ）には、簡単のために、メモ
リセル領域Ｉには１対のメモリセルのみ、左右の周辺回
路領域IIには縦型NPNトランジスタがそれぞれ配置され
ている。第２図には、第１図（ａ）〜（ｃ）に示したメ
モリセル領域Ｉが複数個集まって構成されるメモリセル
アレイ部の全体が示されている。そして４偶のメモリセ
ルMoo、Mon、Mmo、Mmnが配置される部分には便宜上斜視
を施してある。

この実施例には、第３図（ｂ）に示す交差PNPN型メモ
リセルが使用されている。第１図（ａ），（ｂ）および
（ｃ）にはこの交差PNPN型メモリセルのトランジスタが
示されて、各種の配線は省略されている。各トランジス
タはトレンチ分離領域に形成した絶縁膜５によって横方
向に分離・絶縁されている。絶縁膜５の底部にはP⁺型チ
ャネルストッパ領域６が設けられている。

この実施例においては、不純物濃度約10¹⁴cm^-3のＰ型
シリコン基体１とその上に積層されたN^-型エピタキシャ
ル層４との境界部に、N⁺型埋込コレクタ領域３−1,3−
２を設けた縦型NPNトランジスタが構成されている。メ
モリセルを構成する縦型バイポーラトランジスタQ_n1,Q
_n2のn⁺型埋込コレクタ領域３−１の少なくとも一部と接
するように基板１内にピーク濃度が少なくとも10¹⁶cm^-3
のP⁺型拡散領域２が設けられている。

なお、メモリセルアレイにおいて、P⁺型拡散領域２
は、第２図に示すように、全てのメモリセルについて共
通である。いいかえれると全てのメモリセルは一つのP⁺
型拡散領域２を共有している。

周辺回路領域IIにおいては、第１図（ｂ）に示すよう
にトレンチ分離領域５の内側においてN⁺型埋込コレクタ
領域３−２の上のN^-型エピタキシャル層４に表面からＰ
型ベース領域８が埋込コレクタ領域３−２に達しないよ
うに設けられ、その内部にN⁺型エミッタ領域９−３が設
けられている。したがって周辺回路用の縦型NPNトラン
ジスタ（例えば、第３図（ａ）のトランジスタQ₁₀,Q₂₀,
Q₃₀）は、Ｐ型ベース領域８とN⁺型埋込コレクタ領域３
−２との間に設けられたN^-型コレクタ領域（N^-型エピタ
キシャル層４の一部）による小さなベース−コレクタ間
容量を有し、そしてN⁺型埋込コレクタ領域３−２の底面
とＰ型シリコン基体１との接合による小さなコレクタ−
基体間接合容量を有している。従って、周辺回路用の縦
型NPNトランジスタは高速動作に適した構造を有してい
る。

メモリセル領域Ｉにおいては、第１図（ａ），（ｂ）
および（ｃ）に示すようにトレンチ分離領域５の内側に
おいてP⁺型拡散領域２の上にN⁺型埋込コレクタ領域３−
１が設けられ、その上のN^-型エピタキシャル層４の深さ
方向の全体にわたってＰ型ベース領域７−1,7−２が設
けられている。すなわちN⁺型埋込コレクタ領域３−１は
上部でＰ型ベース領域７−1,7−２に接し下部でP⁺型拡
散領域２に接している。Ｐ型ベース領域７−1,7−２の
それぞれに表面からそれぞれ２つのN⁺型エミッタ領域９
−11および９−12,9−21および９−22が設けられてお
り、それぞれ２つのN⁺型エミッタ領域の中間部において
各Ｐ型ベース領域７−1,7−２にベースコンタクト用の
開口10−1,10−２が設けられている。第１図（ａ）およ
び（ｃ）を参照すると、細長いトランジスタ領域の各々
の一端にはＰ型領域12−1,12−２が表面から埋込層３−
１に達するまで設けられており、他端にはN⁺型コレクタ
コンタクト領域11−1,11−２が埋込層３−１に達するま
で設けられている。第３図（ｂ）のNPNトランジスタQ_n1
は２つのエミッタ領域９−11,9−12とベース領域７−１
とベースコンタクト開口10−１とコレクタ領域３−１と
コレクタコンタクト領域11−１とから構成され、もう一
つのNPN型トランジスタQ_n2は、２つのエミッタ領域９−
21,9−22とベース領域７−２とベースコンタクト開口10
−２とコレクタ領域３−１とコレクタコンタクト領域11
−２とから構成される。PNP負荷トランジスタQ_p1,Q_p2は
横型トランジスタであり、Ｐ型エミッタ領域12−1,12−
2,N^-型ベース領域13をそれぞれ有し、それらのコレクタ
領域は縦型NPNトランジスタQ_n1,Q_n2のＰ型ベース領域７
−1,7−２である。メモリセル用の縦型NPNトランジスタ
Q_n1,Q_n2は、Ｐ型ベース領域７−1,7−２とN⁺型埋込コレ
クタ領域３−２との直接接触による大きなベース−コレ
クタ間接合容量を有し、そしてN⁺型埋込コレクタ領域３
−１の底面とP⁺型拡散領域２との接触による大きなコレ
クタ−基体間の接合容量を有している。従って、メモリ
セル用の縦型NPNトランジスタQ_n1,Q_n2はソフトエラー耐
性の良好な構造を有している。従来のメモリセル用の縦
型NPNトランジスタは、P⁺型拡散領域２を有していず、N
⁺型埋込コレクタ領域の底面がP^-型シリコン基体と接触
する構造を有していた。小さなコレクタ−基体間の接合
容量は、ソフトエラー耐性の改善に困難をもたらす。

P⁺型拡散領域２のピーク不純物濃度位置は、N⁺型埋込
コレクタ領域３−１とP⁺型拡散領域２との間のPN接合の
位置より約1.5μｍ下方に配置されている。従って、こ
のピーク不純物濃度位置に電子に対するポテンシャル障
壁が存在する。このポテンシャル障壁は、それより下方
で発生した電子がメモリセル用の縦型NPNトランジスタ
のコレクタに流入するのを防止し、ソフトエラー耐性を
一層改善するのに役立つ。

次に、第４図（ａ）〜（ｄ）を参照して本発明バイポ
ーラ型半導体メモリの一実施例のバイポーラRAMの製造
方法を説明する。

まず第４図（ａ）に示すように、10¹⁴cm^-3の不純物濃
度を有するＰ型シリコン基体１の主面にフォトレジスト
マスクＭが10μｍの厚さで形成され、これに選択的に開
口が設けられ、ボロンのイオン注入が注入エネルギー2M
eVで、１×10¹³cm^-2から５×10¹⁴cm^-2、好ましくは５×
10¹⁴cm^-2のドーズ量で行なわれる。この後、1000℃で30
分間の熱処理が施される。ドーズ量５×10¹⁴cm^-2のと
き、深さ３μｍの位置にピーク濃度１×10¹⁹cm^-3を有す
るP⁺型拡散領域２が形成される。続いて第４図（ｂ）に
示すように、Ｐ型シリコン基体１主面に選択的にN⁺型埋
込コレクタ原領域30−1,30−２がヒ素のイオン注入によ
り形成される。注入エネルギーは150KeV,ドーズ量は１
×10¹⁵cm^-2から１×10¹⁶cm^-2、好ましくは５×10¹⁵cm^-2
である。N⁺型埋込コレクタ原領域30−１はP⁺型拡散領域
２に、N⁺型埋込コレクタ原領域30−２はP⁺型拡散領域２
の形成されていないところにそれぞれ形成される。次
に、1000℃、６時間の熱処理を行なう。このとき、N⁺型
埋込コレクタ原領域30−1,30−２の形成されているＰ型
シリコン基体の表面を、酸化シリコン膜（図示せず）な
どで保護しておく。

次に、前述の酸化シリコン膜を除去し、第４図（ｃ）
に示すように、不純物濃度10¹⁶cm^-3のN^-型エピタキシャ
ル層４が厚さ１μｍ成長される。この時N⁺型埋込コレク
タ原領域はN^-型エピタキシャル層４中へ約0.4μｍ上方
拡散して拡がりN⁺型埋込コレクタ領域３−1,3−２とな
る。N⁺型コレクタ領域３−１とP⁺型拡散領域２とのPN接
合の位置は前述したヒ素のドーズ量が５×10¹⁵cm^-2のと
き、Ｐ型シリコン基体１とN^-型エピタキシャル層４との
境界から約1.5μｍ下方にくる。従って、このPN接合の
位置はP⁺型拡散領域２のピーク不純物濃度の位置より約
1.5μｍだけ浅いところにくる。

次に第４図（ｄ）に示すように、公知の技術により、
トレンチ分離領域５及びP⁺型チャネルストッパが形成さ
れた素子間絶縁分離構造が実現される。次に、第１図
（ａ）〜（ｃ）に示すように、メリセル領域ＩのＰ型ベ
ース領域７−1,7−２およびＰ型エミッタ領域12−1,12
−2,12−３が選択的にN⁺型埋込コレクタ領域３−１に接
する様に深く形成され、次に周辺回路領域IIのＰ型ベー
ス領域８が選択的に浅く形成される。続いてN⁺型コレク
タコンタクト領域11−1,11−２が埋込領域３−１に接す
るように深く形成され、N⁺型エミッタ領域９−11,9−1
2,9−21,9−22,9−３が選択的に浅く形成される。更
に、酸化シリコンなどの絶縁膜14が被着され、Q_n1のベ
ースコンタクト10−1,Q_n2のベースコンタクト10−2,周
辺トランジスタのベースコンタクト10−３などのコンタ
クト穴が形成される。この製造方法においては、高エネ
ルギー・イオン注入によりP⁺型拡散領域２が形成される
ので、ピーク不純物濃度の位置が深いところに定められ
る。従って、前述のように、ソフトエラー耐性の一層の
改善が可能となる。

上に具体的数値をあげて開示されたバイポーラRAMの
ソフトエラー率は、周辺回路及びメモリセルが同一不純
物濃度のＰ型シリコン基体に集積されている従来のバイ
ポーラRAMのソフトエラー率の1/10〜1/100に減少される
ことが可能である。しかも周辺回路の動作速度は犠牲に
されない。

以上、交差PNPN型メモリセルを有するバイポーラRAM
について説明したが、ショットキーダイオードクランプ
型メモリセルを有するバイポーラRAMについてもほぼ同
様である。

〔発明の効果〕

以上説明したように、本発明では、バイポーラ型半導
体メモリのメモリセル領域と周辺回路領域とで基体濃度
を変えて、埋込コレクタ−基体間空乏体積を前者に対し
てはソフトエラー耐性の点から、また後者に対しては速
度性能の点からそれぞれ最適化することにより、ソフト
エラー耐性の高い微細なメモリセルを有する超高速・高
集積度のバイポーラ型半導体メモリ装置が実現可能とな
る。

【図面の簡単な説明】

第１図（ａ）は本発明バイポーラ型半導体メモリの一実
施例のバイポーラRAMのデバイス構造を説明するための
略平面図、第１図（ｂ）および（ｃ）はそれぞれ第１図
（ａ）における一点鎖線Ｘ−X,Y−Ｙにおける略断面
図、第２図はメモリセル領域Ｉが複数個集まって構成さ
れるメモリセルアレイ部の全体構成を説明するための平
面図、第３図（ａ）は本発明バイポーラ型半導体メモリ
の一実施例のデバイス構造によって実現するべきバイポ
ーラRAMの一部の回路図であり、特にメモリセルアレイ
部と周辺回路の一部を示す。第３図（ｂ）は第３図
（ａ）におけるメモリセル部の回路図、第４図（ａ）〜
（ｄ）は本発明のバイポーラ型半導体メモリの製造方法
の一実施例を説明するための主要工程における略断面図
である。 １……Ｐ型シリコン基板、２……P⁺型拡散領域、３−1,
3−２……N⁺型埋込コレクタ領域、４……N^-型エピタキ
シャル層、５……トレンチ分離領域、６……P⁺型チャネ
ルストッパ領域、７−1,7−２……Ｐ型ベース領域、８
……Ｐ型ベース領域、９−11,9−12,9−21,9−22……N⁺
型エミッタ領域、10−1,10−２……ベースコンタクト用
の開口、11−1,11−２……N⁺コレクタコンタクト領域、
12−1,12−２……Ｐ型エミッタ領域、13……N^-型ベース
領域、14……絶縁膜、30−1,30−２……N⁺埋込コレクタ
原領域、100……メモリアレイ、200……ワード線駆動回
路、D₀,₀,D_n,_n,D_j,_ｊ……ディジット線、I₀,I_n…
…定電流源、M₀₀,…,M_ij,M_mn……メモリセル、Q_p1,Q_p2
……PNPトランジスタ、Q_n1,Q_n2,Q₁₀,Q₂₀,Q₃₀,Q_3m……NP
Nトランジスタ、V_R……基準電圧、WT₀,WT_i,WT_m,WB₀,W
B_i,WB_m……ワード線、X₀……デコーダ出力端。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8229 H01L 27/102

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】Ｐ型シリコン基体に選択的にＰ型不純物を
   イオン注入して所定の深さにＰ型不純物濃度のピーク位
   置を有する高濃度Ｐ型拡散領域を形成する工程と、前記
   高濃度Ｐ型拡散領域に選択的にＮ型不純物を導入した
   後、N^-型エピタキシャル層を形成して前記高濃度Ｐ型拡
   散領域とN^-型エピタキシャル層との境界部にN⁺型押込コ
   レクタ領域を形成する工程と、前記N^-型エピタキシャル
   層の表面から前記N⁺型押込コレクタ領域を突き抜ける絶
   縁分離領域を形成して素子形成領域を区画する工程と、
   前記素子形成領域内のN^-型エピタキシャル層にＰ型不純
   物を導入して前記N⁺型押込コレクタ領域に接触するＰ型
   ベース領域を形成する工程と、前記Ｐ型ベース領域に選
   択的にＮ型不純物を導入してN⁺型エミッタ領域を形成す
   る工程とを含むメモリセル用の縦型NPNトランジスタの
   形成工程を有し、かつ、前記N⁺型押込コレクタ領域と前
   記高濃度Ｐ型拡散領域との接合が前記Ｐ型不純物濃度の
   ピーク位置よりも浅いすることを特徴とするバイポーラ
   型半導体メモリの製造方法。
2. 【請求項２】前記高濃度Ｐ型拡散領域形成のためイオン
   注入するＰ型不純物はボロンであり、前記N⁺型押込コレ
   クタ領域形成のため導入するするＮ型不純物はヒ素であ
   ることを特徴とする請求項１記載のバイポーラ型半導体
   メモリの製造方法。
3. 【請求項３】前記絶縁分離領域は、トレンチ分離領域で
   あることを特徴とする請求項１または２記載のバイポー
   ラ型半導体メモリの製造方法。