JPH0387062A - バイポーラ型半導体メモリの製造方法 - Google Patents
バイポーラ型半導体メモリの製造方法Info
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- JPH0387062A JPH0387062A JP2160162A JP16016290A JPH0387062A JP H0387062 A JPH0387062 A JP H0387062A JP 2160162 A JP2160162 A JP 2160162A JP 16016290 A JP16016290 A JP 16016290A JP H0387062 A JPH0387062 A JP H0387062A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ型半導体メモリに関する。
バイポーラ型半導体メモリ、特にバイポーラ型ランダム
・アクセス・メモリ（以下、バイポーラＲＡＭと記す〉
は、超高速電子計算機に使用されている。超高速、高集
積度のバイポーラＲＡＭでは素子の微細化と、ソフトエ
ラー耐性の良いトランジスタ構造の追求がなされている
。
・アクセス・メモリ（以下、バイポーラＲＡＭと記す〉
は、超高速電子計算機に使用されている。超高速、高集
積度のバイポーラＲＡＭでは素子の微細化と、ソフトエ
ラー耐性の良いトランジスタ構造の追求がなされている
。
発明者は、かつてメモリセル部分の縦型ＮＰＮトランジ
スタのベース領域の深さが周辺回路部分の縦型ＮＰＮト
ランジスタのベース領域の深さより深いバイポーラＲＡ
Ｍを提案し、高速動作可能なバイポーラＲＡＭのα線照
射によるソフトエラー耐性の改善を図った（日本国特許
出願公開公報特開昭５８−１９１４６５号〉。現在では
、更に進んで、例えば、ダイジェスト・オブ・テクニカ
ル・ペーパーズ、１９８７アイ・イー・イー・イー・イ
ンターナショナル・ソリッド・ステート・す−キッツ・
コンファレンス（ＤＩＧＥＳＴ ０ＦＴＥＣＨＮＩＣ
ＡＬ ＰＡＰＥＲ３，１９８７Ｉ Ｅ Ｅ Ｅ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ
Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ） 、第１３０
頁−第１３１頁に示されているように、メモリセル部分
の縦型ＮＰＮトランジスタのベース領域が埋込コレクタ
領域に直接接触している構造が採用されている。
スタのベース領域の深さが周辺回路部分の縦型ＮＰＮト
ランジスタのベース領域の深さより深いバイポーラＲＡ
Ｍを提案し、高速動作可能なバイポーラＲＡＭのα線照
射によるソフトエラー耐性の改善を図った（日本国特許
出願公開公報特開昭５８−１９１４６５号〉。現在では
、更に進んで、例えば、ダイジェスト・オブ・テクニカ
ル・ペーパーズ、１９８７アイ・イー・イー・イー・イ
ンターナショナル・ソリッド・ステート・す−キッツ・
コンファレンス（ＤＩＧＥＳＴ ０ＦＴＥＣＨＮＩＣ
ＡＬ ＰＡＰＥＲ３，１９８７Ｉ Ｅ Ｅ Ｅ Ｉ
ｎｔｅｒｎａｔｉｏｎａｌ ５ｏｌｉｄ−８ｔａｔｅ
Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ） 、第１３０
頁−第１３１頁に示されているように、メモリセル部分
の縦型ＮＰＮトランジスタのベース領域が埋込コレクタ
領域に直接接触している構造が採用されている。
このような従来のバイポーラＲＡＭでは、ソフトエラー
耐性を考慮に入れて単位メモリセル領域の面積が決めら
れた上で高速性の追求が図られている。すなわち、主と
して周辺回路の高速性の要求からＰ型シリコン基体の不
純物濃度は１Ｑ１４がら１０ ”ｃ ｍ−３となってい
る。そして、埋込コレクタ領域は、周辺回路部分の縦型
ＮＰＮトランジスタと同様に、Ｐ型シリコン基体とＮ−
型エピタキシャル層との境界部に埋込まれている。その
結果メモリセル部分で、縦型ＮＰＮトランジスタの埋込
コレクタ領域とＰ型シリコン基体間の空乏層体積が、ベ
ース−コレクタ間などの他の接合部の空乏層体積に比べ
て圧倒的に大きくなる。この結果、６４にビットのバイ
ポーラＲＡＭまでは、この従来技術で可能であったが、
次の段階の２５６にビットのバイポーラＲＡＭには何ら
かのソフトエラー耐性の改善が必要とされているのであ
る。
耐性を考慮に入れて単位メモリセル領域の面積が決めら
れた上で高速性の追求が図られている。すなわち、主と
して周辺回路の高速性の要求からＰ型シリコン基体の不
純物濃度は１Ｑ１４がら１０ ”ｃ ｍ−３となってい
る。そして、埋込コレクタ領域は、周辺回路部分の縦型
ＮＰＮトランジスタと同様に、Ｐ型シリコン基体とＮ−
型エピタキシャル層との境界部に埋込まれている。その
結果メモリセル部分で、縦型ＮＰＮトランジスタの埋込
コレクタ領域とＰ型シリコン基体間の空乏層体積が、ベ
ース−コレクタ間などの他の接合部の空乏層体積に比べ
て圧倒的に大きくなる。この結果、６４にビットのバイ
ポーラＲＡＭまでは、この従来技術で可能であったが、
次の段階の２５６にビットのバイポーラＲＡＭには何ら
かのソフトエラー耐性の改善が必要とされているのであ
る。
本発明の目的は、周辺回路部分の縦型バイポーラトラン
ジスタの高速動作を損うことなくメモリセル部分のソフ
トエラー耐性を改善できるバイポーラ型半導体メモリお
よびその製造方法を提供することにある。
ジスタの高速動作を損うことなくメモリセル部分のソフ
トエラー耐性を改善できるバイポーラ型半導体メモリお
よびその製造方法を提供することにある。
本発明のバイポーラ型半導体メモリにおいては、周辺回
路部分の縦型バイポーラトランジスタの高濃度埋込コレ
クタ領域は半導体基体とその上に積層された半導体層と
の境界部に設けられ、メモリセル部分の縦型バイポーラ
トランジスタの高濃度埋込コレクタ領域は半導体基体に
形成された高濃度拡散領域とその上に積層された半導体
層との境界部に設けられている。高濃度拡散領域と半導
体基体の導電型は同じである。
路部分の縦型バイポーラトランジスタの高濃度埋込コレ
クタ領域は半導体基体とその上に積層された半導体層と
の境界部に設けられ、メモリセル部分の縦型バイポーラ
トランジスタの高濃度埋込コレクタ領域は半導体基体に
形成された高濃度拡散領域とその上に積層された半導体
層との境界部に設けられている。高濃度拡散領域と半導
体基体の導電型は同じである。
又、本発明のバイポーラ型半導体メモリの他の態様にお
いては、メモリセル部分の縦型バイポーラトランジスタ
の高濃度埋込コレクタ領域と高濃度拡散領域との間のＰ
Ｎ接合より下方に高濃度拡散領域のピーク不純物濃度位
置が配置される。このピーク不純物濃度位置に電子に対
する障壁が存在することになる。
いては、メモリセル部分の縦型バイポーラトランジスタ
の高濃度埋込コレクタ領域と高濃度拡散領域との間のＰ
Ｎ接合より下方に高濃度拡散領域のピーク不純物濃度位
置が配置される。このピーク不純物濃度位置に電子に対
する障壁が存在することになる。
更に又、本発明のバイポーラ型半導体メモリの製造方法
は、Ｐ型シリコン基体に選択的にＰ型不純物を導入して
高濃度Ｐ型拡散領域を形成する工程と、 前記高濃度Ｐ型拡散領域に選択的にＰ型不純物を導入し
た後Ｎ−型エピタキシャル層を形成して前記高濃度Ｐ型
拡散領域とＮ″′型エピタキシャル層との境界部にＮ＋
型埋込コレクタ領域を形成する工程と、 前記Ｎ−型エピタキシャル層の表面から前記Ｎ１型埋込
コレクタ領域を突抜ける絶縁分離領域を形成して素子形
成領域を区画する工程と、前記素子形成領域内のＮ−型
エピタキシャル層にＰ型不純物を導入して前記Ｎ＋型埋
込コレクタ領域に接触するＰ型ベース領域を形成する工
程と、 前記Ｐ型ベース領域に選択的にＮ型不純物を導入してＮ
＋型エミッタ領域を形成する工程とを含むメモリセル用
の縦型ＮＰＮトランジスタの形成工程を有している。
は、Ｐ型シリコン基体に選択的にＰ型不純物を導入して
高濃度Ｐ型拡散領域を形成する工程と、 前記高濃度Ｐ型拡散領域に選択的にＰ型不純物を導入し
た後Ｎ−型エピタキシャル層を形成して前記高濃度Ｐ型
拡散領域とＮ″′型エピタキシャル層との境界部にＮ＋
型埋込コレクタ領域を形成する工程と、 前記Ｎ−型エピタキシャル層の表面から前記Ｎ１型埋込
コレクタ領域を突抜ける絶縁分離領域を形成して素子形
成領域を区画する工程と、前記素子形成領域内のＮ−型
エピタキシャル層にＰ型不純物を導入して前記Ｎ＋型埋
込コレクタ領域に接触するＰ型ベース領域を形成する工
程と、 前記Ｐ型ベース領域に選択的にＮ型不純物を導入してＮ
＋型エミッタ領域を形成する工程とを含むメモリセル用
の縦型ＮＰＮトランジスタの形成工程を有している。
次に本発明について図面を参照して説明する。
第３図（ａ）は本発明バイポーラ型半導体メモリの一実
施例のデバイス構造によって実現すべきバイポーラＲＡ
Ｍの一部の回路図であり、特にメモリセルアレイ部と周
辺回路の一部を示す。
施例のデバイス構造によって実現すべきバイポーラＲＡ
Ｍの一部の回路図であり、特にメモリセルアレイ部と周
辺回路の一部を示す。
第３図（ｂ）は第３図（ａ）におけるメモリセル部の回
路図である。
路図である。
第１図（ａ）は本発明バイポーラ型半導体メモリの一実
施例のバイポーラＲＡＭのデバイス構造を説明するため
の略平面図である。
施例のバイポーラＲＡＭのデバイス構造を説明するため
の略平面図である。
第１図（ｂ）、（ｃ）は第１図（ａ）における−点鎖線
Ｘ−Ｘ、Ｙ−Ｙにおける略断面図である。
Ｘ−Ｘ、Ｙ−Ｙにおける略断面図である。
第３図（ａ）にはバイポーラＲＡＭのメモリセルアレイ
１００と、周辺回路の一部であるワード線駆動回路２０
０とが示されている。
１００と、周辺回路の一部であるワード線駆動回路２０
０とが示されている。
メモリセルアレイ１００は、一対のワード線ＷＴｉ、Ｗ
Ｂｉ （ｉ＝０．１．−、ｍ）と一対のデイジット線Ｄ
ｊ、Ｄｊ （ｊ＝０．１．・・・ｎ）とで指定されるメ
モリセルＭｉｊを含んでいる。
Ｂｉ （ｉ＝０．１．−、ｍ）と一対のデイジット線Ｄ
ｊ、Ｄｊ （ｊ＝０．１．・・・ｎ）とで指定されるメ
モリセルＭｉｊを含んでいる。
ワード線は駆動回路２００で駆動される。ワード線ＷＴ
ｏは、図示したワード線駆動回路の出力段トランジスタ
Ｑ３０のエミッタに接続されている。この出力段トラン
ジスタＱｓｏは、トランジスタＱｔｏ、 Ｑ２０のエミ
ッタ同士を共通接続したＥＣＬゲートからなるワード線
駆動ゲートによって駆動される。トランジスタＱ１ｏの
ベースには、ワード・アドレス・デコーダ（図示せず）
の出力Ｘ。
ｏは、図示したワード線駆動回路の出力段トランジスタ
Ｑ３０のエミッタに接続されている。この出力段トラン
ジスタＱｓｏは、トランジスタＱｔｏ、 Ｑ２０のエミ
ッタ同士を共通接続したＥＣＬゲートからなるワード線
駆動ゲートによって駆動される。トランジスタＱ１ｏの
ベースには、ワード・アドレス・デコーダ（図示せず）
の出力Ｘ。
が供給され、トランジスタＱｚｏのベースには基準電圧
ＶＲが供給される。他のワード線ＷＴ、にもワード線駆
動ゲートの出力段トランジスタＱｓ＋ｍが同様に接続さ
れている。
ＶＲが供給される。他のワード線ＷＴ、にもワード線駆
動ゲートの出力段トランジスタＱｓ＋ｍが同様に接続さ
れている。
バイポーラＲＡＭの周辺回路には、ここに例示したよう
に、多数のＥＣＬゲートが含まれている。
に、多数のＥＣＬゲートが含まれている。
第３図（ｂ）は、交差ＰＮＰＮ型メモリセルＭｉｊの回
路図である。マルチエミッタ型のＮＰＮトランジスタＱ
１１１ ＋ Ｑ ｎ ２のそれぞれの一方のエミッタ
は共通接続されてワード線ＷＢｉに接続されている。Ｎ
ＰＮトランジスタＱ ｎｌ＋ Ｑｎ２のそれぞれの他方
のエミッタはデイジット線Ｄｊ、Ｄｊに接続されている
。ＮＰＮトランジスタＱユｌのベースおよびコレクタは
ＰＮＰトランジスタＱ ｐ ｉのコレクタおよびベース
にそれぞれ接続され、ＮＰＮトランジスタＱｆ１２のベ
ースおよびコレクタはＰＮＰトランジスタＱｐ２のコレ
クタおよびベースにそれぞれ接されている。更に、ＮＰ
ＮトランジスタＱ、のベースおよびコレクタはＮＰＮト
ランジスタＱイ２のコレクタおよびベースにそれぞれ接
続されている。
路図である。マルチエミッタ型のＮＰＮトランジスタＱ
１１１ ＋ Ｑ ｎ ２のそれぞれの一方のエミッタ
は共通接続されてワード線ＷＢｉに接続されている。Ｎ
ＰＮトランジスタＱ ｎｌ＋ Ｑｎ２のそれぞれの他方
のエミッタはデイジット線Ｄｊ、Ｄｊに接続されている
。ＮＰＮトランジスタＱユｌのベースおよびコレクタは
ＰＮＰトランジスタＱ ｐ ｉのコレクタおよびベース
にそれぞれ接続され、ＮＰＮトランジスタＱｆ１２のベ
ースおよびコレクタはＰＮＰトランジスタＱｐ２のコレ
クタおよびベースにそれぞれ接されている。更に、ＮＰ
ＮトランジスタＱ、のベースおよびコレクタはＮＰＮト
ランジスタＱイ２のコレクタおよびベースにそれぞれ接
続されている。
動作状態において、このメモリセルに論理状態が記憶さ
れる。すなわち、ＮＰＮトランジスタＱｎｔおよびＱ１
１２のコレクタの一方が高で他方が低に保持される。例
えば、Ｑ ｎ ｌのコレクタが高、Ｑア２のコレクタが
低とする。ＮＰＮトランジスタＱ ｎ ｌはオフ、ＰＮ
ＰトランジスタＱ、２はオンとなり、ＮＰＮトランジス
タＱ ｎ １のコレクタを高に引張り、ＰＮＰトランジ
スタＱ Ｅｌ １はオフし、ＮＰＮトランジスタＱ ａ
Ｉのベース電流の供給が断たれる。逆にＮＰＮトラン
ジスタＱｎ２はオン状態にあり、そのエミッタ電流はワ
ード線ＷＢｉを介して定電流源Ｉｉへ流れる。
れる。すなわち、ＮＰＮトランジスタＱｎｔおよびＱ１
１２のコレクタの一方が高で他方が低に保持される。例
えば、Ｑ ｎ ｌのコレクタが高、Ｑア２のコレクタが
低とする。ＮＰＮトランジスタＱ ｎ ｌはオフ、ＰＮ
ＰトランジスタＱ、２はオンとなり、ＮＰＮトランジス
タＱ ｎ １のコレクタを高に引張り、ＰＮＰトランジ
スタＱ Ｅｌ １はオフし、ＮＰＮトランジスタＱ ａ
Ｉのベース電流の供給が断たれる。逆にＮＰＮトラン
ジスタＱｎ２はオン状態にあり、そのエミッタ電流はワ
ード線ＷＢｉを介して定電流源Ｉｉへ流れる。
メモリセルの論理状態の変更を行なうには、高の状態に
ある側のトランジスタ、前述の例ではＮＰＮトランジス
タＱ ｎ ｔからデイジット線Ｄｊに電流を流せばよい
。そうすると、ＮＰＮトランジスタＱ、、１はオン状態
になり、そのコレクタ電位が引下げられ、ＰＮＰトラン
ジスタＱｐｔがオンとなる。すると、トランジスタＱ１
１２のコレクタが高となり、トランジスタＱ９□及びＱ
ｆｉ□はオフになる。
ある側のトランジスタ、前述の例ではＮＰＮトランジス
タＱ ｎ ｔからデイジット線Ｄｊに電流を流せばよい
。そうすると、ＮＰＮトランジスタＱ、、１はオン状態
になり、そのコレクタ電位が引下げられ、ＰＮＰトラン
ジスタＱｐｔがオンとなる。すると、トランジスタＱ１
１２のコレクタが高となり、トランジスタＱ９□及びＱ
ｆｉ□はオフになる。
このようにしてトランジスタＱ、ｌのコレクタが低、ト
ランジスタＱｎｚのコレクタが高となり、論理状態は変
更される。
ランジスタＱｎｚのコレクタが高となり、論理状態は変
更される。
次に、第１図（ａ）、（ｂ）および（ｃ）ならびに第２
図を参照して本発明バイポーラ型半導体メモリの一実施
例のバイポーラＲＡＭについて説明する。第１図（ｂ）
、（ｃ）において、絶縁膜１４の開口とその下の活性領
域は便宜上はぼ同一寸法で示されているが、正確には活
性領域の方がやや大きくなっているのはいうまでもない
。第１図（ａ）、（ｂ）には、簡単のために、メモリセ
ル領域Ｉには１対のメモリセルのみ、左右の周辺回路領
域■には縦型ＮＰＮトランジスタがそれぞれ配置されて
いる。第２図には、第１図（ａ）〜（ｃ）に示したメモ
リセル領域■が複数偏集まって構成されるメモリセルア
レイ部の全体が示されている。そして４偶のメモリセル
Ｍ ｏｏ、 Ｍ ｏｎ、Ｍ ｎｏ、 Ｍ ｍｎが配置さ
れる部分には便宜上斜視を施しである。
図を参照して本発明バイポーラ型半導体メモリの一実施
例のバイポーラＲＡＭについて説明する。第１図（ｂ）
、（ｃ）において、絶縁膜１４の開口とその下の活性領
域は便宜上はぼ同一寸法で示されているが、正確には活
性領域の方がやや大きくなっているのはいうまでもない
。第１図（ａ）、（ｂ）には、簡単のために、メモリセ
ル領域Ｉには１対のメモリセルのみ、左右の周辺回路領
域■には縦型ＮＰＮトランジスタがそれぞれ配置されて
いる。第２図には、第１図（ａ）〜（ｃ）に示したメモ
リセル領域■が複数偏集まって構成されるメモリセルア
レイ部の全体が示されている。そして４偶のメモリセル
Ｍ ｏｏ、 Ｍ ｏｎ、Ｍ ｎｏ、 Ｍ ｍｎが配置さ
れる部分には便宜上斜視を施しである。
この実施例には、第３図（ｂ）に示す交差ＰＮＰＮ型メ
モリセルが使用されている。第１図（ａ）、（ｂ）およ
び（ｃ）にはこの交差ＰＮＰＮ型メモリセルのトランジ
スタが示されて、各種の配線は省略されている。各トラ
ンジスタはトレンチ分離領域に猛威した絶縁膜５によっ
て横方向に分離・絶縁されている。絶縁膜５の底部には
Ｐ＋型チャネルストッパ領域６が設けられている。
モリセルが使用されている。第１図（ａ）、（ｂ）およ
び（ｃ）にはこの交差ＰＮＰＮ型メモリセルのトランジ
スタが示されて、各種の配線は省略されている。各トラ
ンジスタはトレンチ分離領域に猛威した絶縁膜５によっ
て横方向に分離・絶縁されている。絶縁膜５の底部には
Ｐ＋型チャネルストッパ領域６が設けられている。
この実施例においては、不純物濃度的１０１１０ｌ４’
のＰ型シリコン基体１とその上に積層されたＮ−型エピ
タキシャル層４との境界部に、Ｎ＋型埋込コレクタ領域
３−１．３−２を設けた縦型ＮＰＮトランジスタが構成
されている。メモリセルを構成する縦型バイポーラトラ
ンジスタＱｆｉ１゜ＱＩｌ１２のｎ＋型埋込コレクタ領
域３−１の少なくとも一部と接するように基板１内にピ
ーク濃度が少なくとも１０１６ｃ ｍ→のＰ＋型拡散領
域２が設けられている。
のＰ型シリコン基体１とその上に積層されたＮ−型エピ
タキシャル層４との境界部に、Ｎ＋型埋込コレクタ領域
３−１．３−２を設けた縦型ＮＰＮトランジスタが構成
されている。メモリセルを構成する縦型バイポーラトラ
ンジスタＱｆｉ１゜ＱＩｌ１２のｎ＋型埋込コレクタ領
域３−１の少なくとも一部と接するように基板１内にピ
ーク濃度が少なくとも１０１６ｃ ｍ→のＰ＋型拡散領
域２が設けられている。
なお、メモリセルアレイにおいて、Ｐ＋型拡散領域２は
、第２図に示すように、全てのメモリセルについて共通
である。いいかえれると全てのメモリセルは一つのＰ＋
型拡散領域２を共有している。
、第２図に示すように、全てのメモリセルについて共通
である。いいかえれると全てのメモリセルは一つのＰ＋
型拡散領域２を共有している。
周辺回路領域■においては、第１図（ｂ）に示すように
トレンチ分離領域５の内側においてＮ１型埋込コレクタ
領域３−２の上のＮ−型エピタキシャル層４に表面から
Ｐ型ベース領域８が埋込コレクタ領域３−２に達しない
ように設けられ、その内部にＮ＋型エミッタ領域９−３
が設けられている。したがって周辺回路用の縦型ＮＰＮ
トランジスタ（例えば、第３図（ａ）のトランジスタＱ
ＩＯ，Ｑ２０． Ｑ３０）は、Ｐ型ベース領域８とＮ＋
型埋込コレクタ領域３−２との間に設けられたＮ−型コ
レクタ領域（Ｎ−型エピタキシャル層４の一部）による
小さなベース−コレクタ間容量を有し、そしてＮ＋型埋
込コレクタ領域３−２の底面とＰ型シリコン基体１との
接合による小さなコレクター基体間接合容量を有してい
る。従って、周辺回路用の縦型ＮＰＮトランジスタは高
速動作に適した構造を有している。
トレンチ分離領域５の内側においてＮ１型埋込コレクタ
領域３−２の上のＮ−型エピタキシャル層４に表面から
Ｐ型ベース領域８が埋込コレクタ領域３−２に達しない
ように設けられ、その内部にＮ＋型エミッタ領域９−３
が設けられている。したがって周辺回路用の縦型ＮＰＮ
トランジスタ（例えば、第３図（ａ）のトランジスタＱ
ＩＯ，Ｑ２０． Ｑ３０）は、Ｐ型ベース領域８とＮ＋
型埋込コレクタ領域３−２との間に設けられたＮ−型コ
レクタ領域（Ｎ−型エピタキシャル層４の一部）による
小さなベース−コレクタ間容量を有し、そしてＮ＋型埋
込コレクタ領域３−２の底面とＰ型シリコン基体１との
接合による小さなコレクター基体間接合容量を有してい
る。従って、周辺回路用の縦型ＮＰＮトランジスタは高
速動作に適した構造を有している。
メモリセル領域■においては、第１図（ａ）。
（ｂ）および（ｃ）に示すようにトレンチ分離領域５の
内側においてＰ＋型拡散領域２の上にＮ＋型埋込コレク
タ領域３−１が設けられ、その上のＮ−型エピタキシャ
ル層４の深さ方向の全体にわたってＰ型ベース領域７−
１．７−２が設けられている。すなわちＮ４型埋込コレ
クタ領域３−１は上部でＰ型ベース領域７−１．７−２
に接し下部でＰ＋型拡散領域２に接している。Ｐ型ベー
ス領域７−１．７−２のそれぞれに表面からそれぞれ２
つのＮ＋型エミッタ領域９−１１および９−１２．９−
２１および９−２２が設けられており、それぞれ２つの
Ｎ＋型エミッタ領域の中間部において各Ｐ型ベース領域
７−１．７−２にベースコンタクト用の開口１０−１．
１０−２が設けられている。第１図（ａ）および（ｃ）
を参照すると、細長いトランジスタ領域の各々の一端に
はＰ壁領域１２−１．１２−２が表面から埋込層３−１
に達するまで設けられており、他端にはＮ＋型コレクタ
コンタクト領域１１−１．１１−２が埋込層３−１に達
するまで設けられている。第３図（ｂ）のＮＰＮトラン
ジスタＱ ｎ ｔは２つのエミッタ領域９−１１．９−
１２とベース領域７−１とベースコンタクト開口１０−
１とコレクタ領域３−１とコレクタコンタクト領域１１
−１とがら構成され、もう一つのＮＰＮ型トランジスタ
Ｑ＋１２は、２つのエミッタ領域９−２１．９−２２と
ベース領域７−２とベースコンタクト開口１ｏ−２とコ
レクタ領域３−１とコレクタコンタクト領域１１−２と
から構成される。ＰＮＰ負荷トランジスタＱ Ｄｌｌ
Ｑ１１２は横型トランジスタであり、Ｐ型エミッタ領域
１２−１．１２−２．Ｎ−型ベース領域１３をそれぞれ
有し、それらのコレクタ領域は縦型ＮＰＮトランジスタ
Ｑ ｆｉ１＋ Ｑ ｎ ２のＰ型ベース領域７−１．７
−２である。メモリセル用の縦型ＮＰＮトランジスタＱ
ＱＩ、Ｑａｚは、Ｐ型ベース領域７−１．７−２とＮ＋
型埋込コレクタ領域３−２との直接接触による大きなベ
ース−コレクタ間接合容量を有し、そしてＮ”型埋込コ
レクタ領域３−１の底面とＰ＋型拡散領域２との接触に
よる大きなコレクター基体間の接合容量を有している。
内側においてＰ＋型拡散領域２の上にＮ＋型埋込コレク
タ領域３−１が設けられ、その上のＮ−型エピタキシャ
ル層４の深さ方向の全体にわたってＰ型ベース領域７−
１．７−２が設けられている。すなわちＮ４型埋込コレ
クタ領域３−１は上部でＰ型ベース領域７−１．７−２
に接し下部でＰ＋型拡散領域２に接している。Ｐ型ベー
ス領域７−１．７−２のそれぞれに表面からそれぞれ２
つのＮ＋型エミッタ領域９−１１および９−１２．９−
２１および９−２２が設けられており、それぞれ２つの
Ｎ＋型エミッタ領域の中間部において各Ｐ型ベース領域
７−１．７−２にベースコンタクト用の開口１０−１．
１０−２が設けられている。第１図（ａ）および（ｃ）
を参照すると、細長いトランジスタ領域の各々の一端に
はＰ壁領域１２−１．１２−２が表面から埋込層３−１
に達するまで設けられており、他端にはＮ＋型コレクタ
コンタクト領域１１−１．１１−２が埋込層３−１に達
するまで設けられている。第３図（ｂ）のＮＰＮトラン
ジスタＱ ｎ ｔは２つのエミッタ領域９−１１．９−
１２とベース領域７−１とベースコンタクト開口１０−
１とコレクタ領域３−１とコレクタコンタクト領域１１
−１とがら構成され、もう一つのＮＰＮ型トランジスタ
Ｑ＋１２は、２つのエミッタ領域９−２１．９−２２と
ベース領域７−２とベースコンタクト開口１ｏ−２とコ
レクタ領域３−１とコレクタコンタクト領域１１−２と
から構成される。ＰＮＰ負荷トランジスタＱ Ｄｌｌ
Ｑ１１２は横型トランジスタであり、Ｐ型エミッタ領域
１２−１．１２−２．Ｎ−型ベース領域１３をそれぞれ
有し、それらのコレクタ領域は縦型ＮＰＮトランジスタ
Ｑ ｆｉ１＋ Ｑ ｎ ２のＰ型ベース領域７−１．７
−２である。メモリセル用の縦型ＮＰＮトランジスタＱ
ＱＩ、Ｑａｚは、Ｐ型ベース領域７−１．７−２とＮ＋
型埋込コレクタ領域３−２との直接接触による大きなベ
ース−コレクタ間接合容量を有し、そしてＮ”型埋込コ
レクタ領域３−１の底面とＰ＋型拡散領域２との接触に
よる大きなコレクター基体間の接合容量を有している。
従って、メモリセル用の縦型ＮＰＮトランジスタＱ ａ
ｌ 、Ｑ ｎ２はソフトエラー耐性の良好な構造を有
している。従来のメモリセル用の縦型ＮＰＮトランジス
タは、Ｐ＋型拡散領域２を有していす、Ｎ＋型埋込コレ
クタ領域の底面がＰ−型シリコン基体と接触する構造を
有していた。小さなコレクター基体間の接合容量は、ソ
フトエラー耐性の改善に困難をもたらす。
ｌ 、Ｑ ｎ２はソフトエラー耐性の良好な構造を有
している。従来のメモリセル用の縦型ＮＰＮトランジス
タは、Ｐ＋型拡散領域２を有していす、Ｎ＋型埋込コレ
クタ領域の底面がＰ−型シリコン基体と接触する構造を
有していた。小さなコレクター基体間の接合容量は、ソ
フトエラー耐性の改善に困難をもたらす。
Ｐ＋型拡散領域２のピーク不純物濃度位置は、Ｎ＋型埋
込コレクタ領域３−１とＰ＋型拡散領域２との間のＰＮ
接合の位置より約１．５μｍ下方に配置されている。従
って、このピーク不純物濃度位置に電子に対するポテン
シャル障壁が存在する。このポテンシャル障壁は、それ
より下方で発生した電子がメモリセル用の縦型ＮＰＮ
トランジスタのコレクタに流入するのを防止し、ソフト
エラー耐性を一層改善するのに役立つ。
込コレクタ領域３−１とＰ＋型拡散領域２との間のＰＮ
接合の位置より約１．５μｍ下方に配置されている。従
って、このピーク不純物濃度位置に電子に対するポテン
シャル障壁が存在する。このポテンシャル障壁は、それ
より下方で発生した電子がメモリセル用の縦型ＮＰＮ
トランジスタのコレクタに流入するのを防止し、ソフト
エラー耐性を一層改善するのに役立つ。
次に、第４図（ａ）〜（ｄ）を参照して本発明バイポー
ラ型半導体メモリの一実施例のバイポーラＲＡＭの製造
方法を説明する。
ラ型半導体メモリの一実施例のバイポーラＲＡＭの製造
方法を説明する。
まず第４図（ａ）に示すように、１０１４ｃ ｍ””の
不純物濃度を有するＰ型シリコン基体１の主面にフォト
レジストマスクＭが１０μｍの厚さで形成され、これに
選択的に開口が設けられ、ボロンのイオン注入が注入エ
ネルギー２ Ｍ ｅ Ｖで、１×ｌ Ｑ １３ｃ ｍ−
２から５ Ｘ ３−０ ”ｃ ｍ−”、好ましくは５
Ｘ １０１４ｃ ｍ−”のドーズ量で行なわれる。この
後、１０００″Ｃで３０分間の熱処理が施される。
不純物濃度を有するＰ型シリコン基体１の主面にフォト
レジストマスクＭが１０μｍの厚さで形成され、これに
選択的に開口が設けられ、ボロンのイオン注入が注入エ
ネルギー２ Ｍ ｅ Ｖで、１×ｌ Ｑ １３ｃ ｍ−
２から５ Ｘ ３−０ ”ｃ ｍ−”、好ましくは５
Ｘ １０１４ｃ ｍ−”のドーズ量で行なわれる。この
後、１０００″Ｃで３０分間の熱処理が施される。
ドーズｉ５ Ｘ １０１４ｃ ｒｒｒ’″２のとき、深
さ３μｍの位置にピーク濃度ｌＸ１０１９ｃｍ−３を有
するＰ＋型拡散領域２が形成される。続いて第４図（ｂ
）に示すように、Ｐ型シリコン基体１主面に選択的にＮ
＋型埋込コレクタ原領域３０−１．３０−２がヒ素のイ
オン注入により形成される。注入エネルギーは１５０Ｋ
ｅＶ、ドーズ量はＩ Ｘ １０１５ｃｍ−２からＩ Ｘ
１０１６ｃ ｍ−”、好ましくは５×１０ ”ｃ ｍ
−２である。Ｎ１型埋込コレクタ原領域３０−１はＰ１
型拡散領域２に、Ｎ＋型埋込コレクタ原領域３０−２は
Ｐ１型拡散領域２の形成されていないところにそれぞれ
形成される。次に、１０００℃、６時間の熱処理を行な
う。このとき、Ｎ１型埋込コレクタ原領域３０−１．３
０−２の形成されているＰ型シリコン基体の表面を、酸
化シリコン膜（図示せず）などで保護しておく。
さ３μｍの位置にピーク濃度ｌＸ１０１９ｃｍ−３を有
するＰ＋型拡散領域２が形成される。続いて第４図（ｂ
）に示すように、Ｐ型シリコン基体１主面に選択的にＮ
＋型埋込コレクタ原領域３０−１．３０−２がヒ素のイ
オン注入により形成される。注入エネルギーは１５０Ｋ
ｅＶ、ドーズ量はＩ Ｘ １０１５ｃｍ−２からＩ Ｘ
１０１６ｃ ｍ−”、好ましくは５×１０ ”ｃ ｍ
−２である。Ｎ１型埋込コレクタ原領域３０−１はＰ１
型拡散領域２に、Ｎ＋型埋込コレクタ原領域３０−２は
Ｐ１型拡散領域２の形成されていないところにそれぞれ
形成される。次に、１０００℃、６時間の熱処理を行な
う。このとき、Ｎ１型埋込コレクタ原領域３０−１．３
０−２の形成されているＰ型シリコン基体の表面を、酸
化シリコン膜（図示せず）などで保護しておく。
次に、前述の酸化シリコン膜を除去し、第４図（ｃ）に
示すように、不純物濃度１０１６ｃ ｍ−３のＮ−型エ
ピタキシャル層４が厚さ１μｍ成長される。この時Ｎ＋
型埋込コレクタ原領域はＮ−型エピタキシャル層４中へ
約０．４μｍ上方拡散して拡がりＮ＋型埋込コレクタ領
域３−１．３−２となる。Ｎ＋型コレクタ領域３−１と
Ｐ“型拡散領域２とのＰＮ接合の位置は前述したヒ素の
ドーズ量が５Ｘ１０”ｃｍ−２のとき、Ｐ型シリコン基
体１とＮ−型エピタキシャル層４との境界から約１．５
μｍ下方にくる。従って、このＰＮ接合の位置はＰ＋型
拡散領域２のピーク不純物濃度の位置より約１．５μｍ
だけ浅いところにくる。
示すように、不純物濃度１０１６ｃ ｍ−３のＮ−型エ
ピタキシャル層４が厚さ１μｍ成長される。この時Ｎ＋
型埋込コレクタ原領域はＮ−型エピタキシャル層４中へ
約０．４μｍ上方拡散して拡がりＮ＋型埋込コレクタ領
域３−１．３−２となる。Ｎ＋型コレクタ領域３−１と
Ｐ“型拡散領域２とのＰＮ接合の位置は前述したヒ素の
ドーズ量が５Ｘ１０”ｃｍ−２のとき、Ｐ型シリコン基
体１とＮ−型エピタキシャル層４との境界から約１．５
μｍ下方にくる。従って、このＰＮ接合の位置はＰ＋型
拡散領域２のピーク不純物濃度の位置より約１．５μｍ
だけ浅いところにくる。
次に第４図（ｄ）に示すように、公知の技術により、ト
レンチ分離領域５及びＰ＋型チャネルストッパが形成さ
れ素子間絶縁分離構造が実現される。次に、第１図（ａ
）〜（Ｃ）に示すように、メリセル領域■のＰ型ベース
領域７−１．７−２およびＰ型エミッタ領域１２−１．
１２−２．１２−３が選択的にＮ＋型埋込コレク、り領
域３−１に接する様に深く形成され、次に周辺回路領域
■のＰ型ベース領域８が選択的に浅く形成される。
レンチ分離領域５及びＰ＋型チャネルストッパが形成さ
れ素子間絶縁分離構造が実現される。次に、第１図（ａ
）〜（Ｃ）に示すように、メリセル領域■のＰ型ベース
領域７−１．７−２およびＰ型エミッタ領域１２−１．
１２−２．１２−３が選択的にＮ＋型埋込コレク、り領
域３−１に接する様に深く形成され、次に周辺回路領域
■のＰ型ベース領域８が選択的に浅く形成される。
続いてＮ＋型コレクタコンタクト領域１１−１゜１１−
２が埋込領域３−１に接するように深く形成され、Ｎ＋
型エミッタ領域９−１１．．９−１２．９−２１．９−
２２．９−３が選択的に浅く形成される。更に、酸化シ
リコンなどの絶縁膜１４が被着され、Ｑ ｎ ｉのベー
スコンタクト１０−１、Ｑ、□のベースコンタクト１０
−２．周辺トランジスタのベースコンタクト１０−３な
どのコンタクト六が形成される。この製造方法において
は、高エネルギー・イオン注入によりＰ“型拡散領域２
が形成されるので、ピーク不純物濃度の位置が深いとこ
ろに定められる。従って、前述のように、ソフトエラー
耐性の一層の改善が可能となる。
２が埋込領域３−１に接するように深く形成され、Ｎ＋
型エミッタ領域９−１１．．９−１２．９−２１．９−
２２．９−３が選択的に浅く形成される。更に、酸化シ
リコンなどの絶縁膜１４が被着され、Ｑ ｎ ｉのベー
スコンタクト１０−１、Ｑ、□のベースコンタクト１０
−２．周辺トランジスタのベースコンタクト１０−３な
どのコンタクト六が形成される。この製造方法において
は、高エネルギー・イオン注入によりＰ“型拡散領域２
が形成されるので、ピーク不純物濃度の位置が深いとこ
ろに定められる。従って、前述のように、ソフトエラー
耐性の一層の改善が可能となる。
上に具体的数値をあげて開示されたバイポーラＲＡＭの
ソフトエラー率は、周辺回路及びメモリセルが同一不純
物濃度のＰ型シリコン基体に集積されている従来のバイ
ポーラＲＡＭのソフトエラー率の１／１０〜１／１００
に減少されることが可能である。しかも周辺回路の動作
速度は犠牲にされない。
ソフトエラー率は、周辺回路及びメモリセルが同一不純
物濃度のＰ型シリコン基体に集積されている従来のバイ
ポーラＲＡＭのソフトエラー率の１／１０〜１／１００
に減少されることが可能である。しかも周辺回路の動作
速度は犠牲にされない。
以上、交差ＰＮＰＮ型メモリセルを有するバイポーラＲ
ＡＭについて説明したが、ショットキーダイオードクラ
ンプ型メモリセルを有するバイポーラＲＡＭについても
ほぼ同様である。
ＡＭについて説明したが、ショットキーダイオードクラ
ンプ型メモリセルを有するバイポーラＲＡＭについても
ほぼ同様である。
〔発明の効果〕
以上説明したように、本発明では、バイポーラ型半導体
メモリのメモリセル領域と周辺回路領域とで基体濃度を
変えて、埋込コレクター基体間空乏層体積を前者に対し
てはソフトエラー耐性の点から、また後者に対しては速
度性能の点からそれぞれ最適化することにより、ソフト
エラー耐性の高い微細なメモリセルを有する超高速・高
集積度のバイポーラ型半導体メモリ装置が実現可能とな
る。
メモリのメモリセル領域と周辺回路領域とで基体濃度を
変えて、埋込コレクター基体間空乏層体積を前者に対し
てはソフトエラー耐性の点から、また後者に対しては速
度性能の点からそれぞれ最適化することにより、ソフト
エラー耐性の高い微細なメモリセルを有する超高速・高
集積度のバイポーラ型半導体メモリ装置が実現可能とな
る。
第１図（ａ）は本発明バイポーラ型半導体メモリの一実
施例のバイポーラＲＡＭのデバイス構造を説明するため
の略平面図、第１図（ｂ）および（ｃ）はそれぞれ第１
図（ａ）における−点鎖線Ｘ−Ｘ、Ｙ−Ｙにおける略断
面図、第２図はメモリセル領域Ｉが複数側薬まって構成
されるメモリセルアレイ部の全体構成を説明するための
平面図、第３図（ａ）は本発明バイポーラ型半導体メモ
リの一実施例のデバイス構造によって実現するべきバイ
ポーラＲＡＭの一部の回路図であり、特にメモリセルア
レイ部と周辺回路の一部を示す。 第３図（ｂ）は第３図（ａ）におけるメモリセル部の回
路図、第４図＜ａ）〜（ｄ）は本発明のバイポーラ型半
導体メモリの製造方法の一実施例を説明するための主要
工程における略断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｐ＋型拡散領域、
３−１．３−２・・・Ｎ＋＋埋込コレクタ領域、４・・
・Ｎ−型エピタキシャル層、５・・・トレンチ分離領域
、６・・・Ｐ＋型チャネルストッパ領域、７−１゜７−
２・・・Ｐ型ベース領域、８・・・Ｐ型ベース領域、９
−１１．９−１２．９−２１．９−２２・・・Ｎ＋＋エ
ミッタ領域、１０−１．１０−２・・・ベースコンタク
ト用の開口、１１−１．１１−２・・・Ｎ＋コレクタコ
ンタクト領域、１２−１．１２−２・・・Ｐ型ベース領
域、１３・・・Ｎ−型ベース領域、１４・・・絶縁膜、
３０−１．３０−２・・・Ｎ＋埋埋込コレクタ領領域１
００・・・メモリアレイ、２００・・・ワード線駆動回
路、Ｄｏ、Ｄ、、Ｄ、、Ｄ、、Ｄ。 Ｄｊ・・・デイジット線、ＩＯ＋Ｉｎ・・・定電流源、
Ｍ ００ ＋ ”’ ＋ Ｍ Ｉ Ｊ ＋ Ｍ ｍａ”
・メモリセル、Ｑｐｔ、Ｑ１１２、−、 Ｐ Ｎ Ｐ
トランジスタ、Ｑ ｎｌ＋ Ｑｒ１２＋ ＱＩＯＩ Ｑ
２０！Ｑ ｓｏ ＋ Ｑ３１・・ＮＰＮトランジスタ、
ＶＲ・・・基準電圧、ＷＴｏ 、ＷＴ＋ 、ＷＴ、、Ｗ
Ｂｏ 、ＷＢ＋。 ＷＢ、・・・ワード線、Ｘｏ・・・デコーダ出力端。
施例のバイポーラＲＡＭのデバイス構造を説明するため
の略平面図、第１図（ｂ）および（ｃ）はそれぞれ第１
図（ａ）における−点鎖線Ｘ−Ｘ、Ｙ−Ｙにおける略断
面図、第２図はメモリセル領域Ｉが複数側薬まって構成
されるメモリセルアレイ部の全体構成を説明するための
平面図、第３図（ａ）は本発明バイポーラ型半導体メモ
リの一実施例のデバイス構造によって実現するべきバイ
ポーラＲＡＭの一部の回路図であり、特にメモリセルア
レイ部と周辺回路の一部を示す。 第３図（ｂ）は第３図（ａ）におけるメモリセル部の回
路図、第４図＜ａ）〜（ｄ）は本発明のバイポーラ型半
導体メモリの製造方法の一実施例を説明するための主要
工程における略断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｐ＋型拡散領域、
３−１．３−２・・・Ｎ＋＋埋込コレクタ領域、４・・
・Ｎ−型エピタキシャル層、５・・・トレンチ分離領域
、６・・・Ｐ＋型チャネルストッパ領域、７−１゜７−
２・・・Ｐ型ベース領域、８・・・Ｐ型ベース領域、９
−１１．９−１２．９−２１．９−２２・・・Ｎ＋＋エ
ミッタ領域、１０−１．１０−２・・・ベースコンタク
ト用の開口、１１−１．１１−２・・・Ｎ＋コレクタコ
ンタクト領域、１２−１．１２−２・・・Ｐ型ベース領
域、１３・・・Ｎ−型ベース領域、１４・・・絶縁膜、
３０−１．３０−２・・・Ｎ＋埋埋込コレクタ領領域１
００・・・メモリアレイ、２００・・・ワード線駆動回
路、Ｄｏ、Ｄ、、Ｄ、、Ｄ、、Ｄ。 Ｄｊ・・・デイジット線、ＩＯ＋Ｉｎ・・・定電流源、
Ｍ ００ ＋ ”’ ＋ Ｍ Ｉ Ｊ ＋ Ｍ ｍａ”
・メモリセル、Ｑｐｔ、Ｑ１１２、−、 Ｐ Ｎ Ｐ
トランジスタ、Ｑ ｎｌ＋ Ｑｒ１２＋ ＱＩＯＩ Ｑ
２０！Ｑ ｓｏ ＋ Ｑ３１・・ＮＰＮトランジスタ、
ＶＲ・・・基準電圧、ＷＴｏ 、ＷＴ＋ 、ＷＴ、、Ｗ
Ｂｏ 、ＷＢ＋。 ＷＢ、・・・ワード線、Ｘｏ・・・デコーダ出力端。
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基体とその上に積層された第２
導電型の半導体層との境界部に第２導電型の高濃度埋込
コレクタ領域を設けた縦型バイポーラトランジスタを有
するバイポーラ型半導体メモリにおいて、 メモリセルを構成する縦型バイポーラトランジスタの前
記埋込コレクタ領域に接するように、前記第１導電型の
半導体基体に第１導電型の高濃度拡散領域が設けられて
いることを特徴とするバイポーラ型半導体メモリ。 ２、第１導電型の半導体基体の第１の部分に選択的に形
成された高濃度第１導電型拡散領域、前記第１導電型の
半導体基体上に積層された第２導電型の半導体層、前記
高濃度第１導電型拡散領域と前記第２導電型の半導体層
との境界部に設けられた少くとも１つの第１の高濃度第
２導電型埋込コレクタ領域、前記第２導電型の半導体層
の表面から前記第１の高濃度第２導電型埋込コレクタ領
域にかけて設けられた第１導電型の複数の第１のベース
領域および前記第１のベース領域にそれぞれ設けられた
第２導電型の第１のエミッタ領域を有する縦型バイポー
ラトランジスタを含むメモリセルと、 前記第１導電型の半導体基体の第２の部分とその上に積
層された前記第２導電型の半導体層との境界部に設けら
れた複数の第２の高濃度第２導電型埋込コレクタ領域、
前記第２導電型の半導体層内であって前記第２の高濃度
第２導電型埋込コレクタ領域のそれぞれの上部に前記第
２導電型の半導体層の一部を挟むようにそれぞれ設けら
れた第１導電型の第２のベース領域および前記第２のベ
ース領域にそれぞれ設けられた第２導電型の第２のエミ
ッタ領域からなる他の縦型バイポーラトランジスタを含
む周辺回路とを有することを特徴とするバイポーラ型半
導体メモリ。 ３、請求項１または２記載のバイポーラ型半導体メモリ
において、前記第１導電型の半導体基体は、Ｐ型シリコ
ン基体であることを特徴とするバイポーラ型半導体メモ
リ。 ４、高濃度Ｐ型拡散領域が選択的に形成されたＰ型シリ
コン基体とその上に積層されたＮ型エピタキシャル層と
の境界部のうち、前記高濃度Ｐ型拡散領域部にＮ＾＋型
埋込コレクタ領域および前記Ｎ型エピタキシャル層の表
面から前記Ｎ＾＋型埋込コレクタ領域に達して設けられ
たＰ＾＋型ベース領域を有する縦型ＮＰＮトランジスタ
で構成されたフリップ・フロップ回路をメモリ・セルと
して有するバイポーラ型半導体メモリ。 ５、請求項４記載のバイポーラ型半導体メモリにおいて
、 前記フリップ・フロップ回路の負荷は、前記Ｎ型エピタ
キシャル層に前記Ｐ＾＋型ベース領域と所定間隔離れて
設けられたＰ＾＋型領域をエミッタ領域として有する横
型ＰＮＰトランジスタであることを特徴とするバイポー
ラ型半導体メモリ。 ６、Ｐ型シリコン基体に選択的にＰ型不純物を導入して
高濃度Ｐ型拡散領域を形成する工程と、前記高濃度Ｐ型
拡散領域に選択的にＰ型不純物を導入した後Ｎ＾−型エ
ピタキシャル層を形成して前記高濃度Ｐ型拡散領域とＮ
＾−型エピタキシャル層との境界部にＮ＾＋型埋込コレ
クタ領域を形成する工程と、 前記Ｎ＾−型エピタキシャル層の表面から前記Ｎ＾＋型
埋込コレクタ領域を突抜ける絶縁分離領域を形成して素
子形成領域を区画する工程と、前記素子形成領域内のＮ
＾−型エピタキシャル層にＰ型不純物を導入して前記Ｎ
＾＋型埋込コレクタ領域に接触するＰ型ベース領域を形
成する工程と、 前記Ｐ型ベース領域に選択的にＮ型不純物を導入してＮ
＾＋型エミッタ領域を形成する工程とを含むメモリセル
用の縦型ＮＰＮトランジスタの形成工程を有することを
特徴とするバイポーラ型半導体メモリの製造方法。 ７、請求項６記載の製造方法において、前記高濃度Ｐ型
拡散領域はＰ型不純物をイオン注入により導入してピー
ク不純物濃度位置が前記Ｐ型シリコン基体表面から所定
深さにあるように形成し、前記Ｎ＾＋型埋込コレクタ領
域と前記高濃度Ｐ型拡散領域との接合を前記ピーク不純
物濃度位置より浅い処に形成することを特徴とするバイ
ポーラ型半導体メモリの製造方法。 ８、請求項６または７の製造方法において、前記高濃度
Ｐ型拡散領域形成のため導入するＰ型不純物はボロンで
あり、 前記Ｎ＾＋型埋込コレクタ領域形成のため導入するＮ型
不純物はヒ素であることを特徴とするバイポーラ型半導
体メモリの製造方法。 ９、請求項６、７または８記載の製造方法において、 前記絶縁分離領域は、トレンチ分離領域であることを特
徴とするバイポーラ型半導体メモリの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-169457 | 1989-06-29 | ||
| JP16945789 | 1989-06-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0387062A true JPH0387062A (ja) | 1991-04-11 |
| JP3099349B2 JP3099349B2 (ja) | 2000-10-16 |
Family
ID=15886943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02160162A Expired - Fee Related JP3099349B2 (ja) | 1989-06-29 | 1990-06-19 | バイポーラ型半導体メモリの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0405996B1 (ja) |
| JP (1) | JP3099349B2 (ja) |
| DE (1) | DE69016705T2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4433471A (en) * | 1982-01-18 | 1984-02-28 | Fairchild Camera & Instrument Corporation | Method for the formation of high density memory cells using ion implantation techniques |
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
-
1990
- 1990-06-19 JP JP02160162A patent/JP3099349B2/ja not_active Expired - Fee Related
- 1990-06-29 EP EP90307123A patent/EP0405996B1/en not_active Expired - Lifetime
- 1990-06-29 DE DE69016705T patent/DE69016705T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0405996A1 (en) | 1991-01-02 |
| EP0405996B1 (en) | 1995-02-08 |
| JP3099349B2 (ja) | 2000-10-16 |
| DE69016705T2 (de) | 1995-06-08 |
| DE69016705D1 (de) | 1995-03-23 |
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