JPS6241424B2 - - Google Patents
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- JPS6241424B2 JPS6241424B2 JP54038548A JP3854879A JPS6241424B2 JP S6241424 B2 JPS6241424 B2 JP S6241424B2 JP 54038548 A JP54038548 A JP 54038548A JP 3854879 A JP3854879 A JP 3854879A JP S6241424 B2 JPS6241424 B2 JP S6241424B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
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Description
【発明の詳細な説明】
この発明はバイポーラ・トランジスタを集積し
た半導体装置に関する。
た半導体装置に関する。
近年、半導体集積回路の高密度化、高速化は目
ざましいものがあり、特にMOS集積回路の集積
度向上の進展は顕著である。バイポーラ集積回路
の場合、素子分離をしなければならないこと、抵
抗素子を必要とすること、コレクタのシリーズ抵
抗を下げるため深い埋込み層を形成しなければな
らず、従つて横方向のマージンを大きくとらなけ
ればならないこと、等の理由でMOS集積回路に
比べると集積度の点で劣つているのが実情であ
る。また、バイポーラ集積回路では、抵抗素子と
して通常拡散層が用いられるが、これにpn接合
容量が付随すること、コレクタ埋込み層を設ける
ことによりコレクタに付随する容量が増大するこ
と、等が高速動作を妨げる大きな原因となつてい
る。
ざましいものがあり、特にMOS集積回路の集積
度向上の進展は顕著である。バイポーラ集積回路
の場合、素子分離をしなければならないこと、抵
抗素子を必要とすること、コレクタのシリーズ抵
抗を下げるため深い埋込み層を形成しなければな
らず、従つて横方向のマージンを大きくとらなけ
ればならないこと、等の理由でMOS集積回路に
比べると集積度の点で劣つているのが実情であ
る。また、バイポーラ集積回路では、抵抗素子と
して通常拡散層が用いられるが、これにpn接合
容量が付随すること、コレクタ埋込み層を設ける
ことによりコレクタに付随する容量が増大するこ
と、等が高速動作を妨げる大きな原因となつてい
る。
この発明は上記した問題を解決し、高密度化と
高速化を図つた、バイポーラ・トランジスタを集
積した半導体装置を提供するものである。
高速化を図つた、バイポーラ・トランジスタを集
積した半導体装置を提供するものである。
この発明においては、通常のバイポーラ・トラ
ンジスタのコレクタ層内の分布抵抗を負荷抵抗と
して用いること、従つてコレクタ層からは電源端
子と出力端子を別々に取出すようにしたことを骨
子としている。
ンジスタのコレクタ層内の分布抵抗を負荷抵抗と
して用いること、従つてコレクタ層からは電源端
子と出力端子を別々に取出すようにしたことを骨
子としている。
以下この発明の実施例を図面を参照して説明す
る。第１図は一実施例の要部断面構造を模式的に
示し、第２図はその等価回路を示している。この
構造は、後に製造工程を詳述するが、p-型Si基
板１に局在化したn+型埋込み層２を介してｐ型
エピタキシヤル層３を成長させ、酸化膜７１，７
２により素子分離を行つた領域に３重拡散法を利
用してｎ型コレタク層８１，８２、ｐ型ベース層
１５、n+型エミツタ層１８を形成して得られ
る。１６はp+型外部ベース層である。コレクタ
層８１，８２は酸化膜７２で表面部は分離されて
いるが内部でn+型埋込み層２により接続されて
おり、それぞれのn+型層１９，２０を介して外
部端子C1，C2を取出している。
る。第１図は一実施例の要部断面構造を模式的に
示し、第２図はその等価回路を示している。この
構造は、後に製造工程を詳述するが、p-型Si基
板１に局在化したn+型埋込み層２を介してｐ型
エピタキシヤル層３を成長させ、酸化膜７１，７
２により素子分離を行つた領域に３重拡散法を利
用してｎ型コレタク層８１，８２、ｐ型ベース層
１５、n+型エミツタ層１８を形成して得られ
る。１６はp+型外部ベース層である。コレクタ
層８１，８２は酸化膜７２で表面部は分離されて
いるが内部でn+型埋込み層２により接続されて
おり、それぞれのn+型層１９，２０を介して外
部端子C1，C2を取出している。
第２図の等価回路から明らかなように、この構
造では、コレクタ層から取出した一方の外部端子
C1を電源端子、もう一方の外部端子C2を出力端
子とすることで、コレクタ層８１内の分布抵抗を
負荷抵抗Ｒとして用いている。
造では、コレクタ層から取出した一方の外部端子
C1を電源端子、もう一方の外部端子C2を出力端
子とすることで、コレクタ層８１内の分布抵抗を
負荷抵抗Ｒとして用いている。
この構造を得る製造工程を第３図ａ〜ｉを用い
て詳細に説明する。まず、p-型Si基板１に局部
的にn+型埋込み層２を介して約2.5μｍのｐ型エ
ピタキシヤル層３を成長させるａ。この埋込み層
２は、基板に選択的にAsあるいはSbを拡散し、
その上にB2H6をキヤリアガスに混合して1050℃
にてSiH4ガズの熱分解法でｐ型エピタキシヤル
層３を成長させることで得られる。この後、表面
に300Åのシリコン酸化膜４を熱酸化により形成
した後、全面にリンのイオン注入を例えば
200KeV、５×1012／cm2で行つてリンイオン注入
層５を形成し、続いて全面に3000Åのシリコン窒
化膜６を堆積するｂ。リンイオン注入層５はｎ型
コレクタ層を拡散形成するための拡散源である。
この後、窒化膜および酸化膜４を選択的にエツチ
ング除去し、露出したｐ型エピタキシヤル層３を
KOHとイソプロピルアルコールの混合液により
例えば0.7μｍの深さエツチングするｃ。そし
て、ウエツトO2雰囲気中で例えば1100℃、300分
の酸化を行い、溝部をシリコン酸化膜７１，７２
で埋め、同時にリンイオン注入層５からのリン拡
散により埋込み層２に達する深さにｎ型コレクタ
層８１，８２を形成し、続いて窒化層６と酸化膜
４を除去して改めて熱酸化によりシリコン酸化膜
９を形成し、ホトレジストマスク１０をつけて内
部ベース形成領域にボロンイオンを90KeV、８×
1013／cm2で注入してボロンイオン注入層１１を形
成するｄ。次いでホトレジストマスク１０を除去
して改めてホトレジストマスク１２を形成し外部
ベース形成領域にボロンイオン90KeV、１×
1015／cm2で注入してボロンイオン注入層１４を形
成するｅ。そして全体を1000℃で20分熱処理して
ボロンイオン注入層１１，１４からボロンを拡散
させてｐ型内部ベース層１５、p+型外部ベース
層１６を形成するｆ。この後酸化膜９のエミツタ
形成領域およびコレクタ端子取出し領域に開孔
し、ｎ型不純物として例えばヒ素を含む多結晶シ
リコン膜１７をCVD法により1000Å程堆積する
ｇ。そして、この多結晶シリコン膜１７をパター
ニングし、O2とN2の混合ガス雰囲気中で1000
℃、20分の熱処理を行つて、n+型のエミツタ層
１８、コレクタ端子取出し層１９，２０を形成す
るｈ。そして最後に、ベースコンタクト用開孔を
設け、Alの蒸気、パターニングにより、エミツ
タ端子電極２１１、ベース端子電極２１４、コレ
クタからの２つの外部端子電極２１２，２１３を
形成して完成するｉ。
て詳細に説明する。まず、p-型Si基板１に局部
的にn+型埋込み層２を介して約2.5μｍのｐ型エ
ピタキシヤル層３を成長させるａ。この埋込み層
２は、基板に選択的にAsあるいはSbを拡散し、
その上にB2H6をキヤリアガスに混合して1050℃
にてSiH4ガズの熱分解法でｐ型エピタキシヤル
層３を成長させることで得られる。この後、表面
に300Åのシリコン酸化膜４を熱酸化により形成
した後、全面にリンのイオン注入を例えば
200KeV、５×1012／cm2で行つてリンイオン注入
層５を形成し、続いて全面に3000Åのシリコン窒
化膜６を堆積するｂ。リンイオン注入層５はｎ型
コレクタ層を拡散形成するための拡散源である。
この後、窒化膜および酸化膜４を選択的にエツチ
ング除去し、露出したｐ型エピタキシヤル層３を
KOHとイソプロピルアルコールの混合液により
例えば0.7μｍの深さエツチングするｃ。そし
て、ウエツトO2雰囲気中で例えば1100℃、300分
の酸化を行い、溝部をシリコン酸化膜７１，７２
で埋め、同時にリンイオン注入層５からのリン拡
散により埋込み層２に達する深さにｎ型コレクタ
層８１，８２を形成し、続いて窒化層６と酸化膜
４を除去して改めて熱酸化によりシリコン酸化膜
９を形成し、ホトレジストマスク１０をつけて内
部ベース形成領域にボロンイオンを90KeV、８×
1013／cm2で注入してボロンイオン注入層１１を形
成するｄ。次いでホトレジストマスク１０を除去
して改めてホトレジストマスク１２を形成し外部
ベース形成領域にボロンイオン90KeV、１×
1015／cm2で注入してボロンイオン注入層１４を形
成するｅ。そして全体を1000℃で20分熱処理して
ボロンイオン注入層１１，１４からボロンを拡散
させてｐ型内部ベース層１５、p+型外部ベース
層１６を形成するｆ。この後酸化膜９のエミツタ
形成領域およびコレクタ端子取出し領域に開孔
し、ｎ型不純物として例えばヒ素を含む多結晶シ
リコン膜１７をCVD法により1000Å程堆積する
ｇ。そして、この多結晶シリコン膜１７をパター
ニングし、O2とN2の混合ガス雰囲気中で1000
℃、20分の熱処理を行つて、n+型のエミツタ層
１８、コレクタ端子取出し層１９，２０を形成す
るｈ。そして最後に、ベースコンタクト用開孔を
設け、Alの蒸気、パターニングにより、エミツ
タ端子電極２１１、ベース端子電極２１４、コレ
クタからの２つの外部端子電極２１２，２１３を
形成して完成するｉ。
この実施例によれば、コレクタ層８１内の分布
抵抗をそのままコレクタに接続されるべき負荷抵
抗として用いるため、従来のようにトランジスタ
とは分離された領域に抵抗素子を形成する場合に
比べて大幅に集積度が向上する。また、従来のよ
うに抵抗素子に独立に形成した場合の抵抗素子に
付随する容量がなくなり、しかも従来のようにコ
レクタ抵抗を下げるためにコレクタ層の下に広い
面積にわたつて埋込み層を設ける必要はなく、図
示のように埋込み層２はベース層直下から低抵抗
で端子を取出すためにだけ局在化させて設ければ
よいので、コレクタに付随する容量も小さくな
り、従つて高速動作が可能となる。
抵抗をそのままコレクタに接続されるべき負荷抵
抗として用いるため、従来のようにトランジスタ
とは分離された領域に抵抗素子を形成する場合に
比べて大幅に集積度が向上する。また、従来のよ
うに抵抗素子に独立に形成した場合の抵抗素子に
付随する容量がなくなり、しかも従来のようにコ
レクタ抵抗を下げるためにコレクタ層の下に広い
面積にわたつて埋込み層を設ける必要はなく、図
示のように埋込み層２はベース層直下から低抵抗
で端子を取出すためにだけ局在化させて設ければ
よいので、コレクタに付随する容量も小さくな
り、従つて高速動作が可能となる。
上記実施例の方法では３重拡散を利用してお
り、コレクタ層８１内の分布抵抗がコレクタ層８
１と外部ベース層１６の拡散深さの差によつて決
まるため、抵抗値の制御性が優れている。
り、コレクタ層８１内の分布抵抗がコレクタ層８
１と外部ベース層１６の拡散深さの差によつて決
まるため、抵抗値の制御性が優れている。
また同時に外部ベース層１６は、内部ベース層
１５より高濃度に形成されるため、ベース抵抗を
下げる機能がある。
１５より高濃度に形成されるため、ベース抵抗を
下げる機能がある。
第４図はこの発明の別の実施例の要部断面構造
を示している。第１図と相対応する部分には第１
図と同一符号を付して詳細な説明は省く。第１図
の実施例ではｐ型エピタキシヤル層３を用い不純
物拡散によりｎ型コレクタ層８１，８２を形成し
たのに対し、この実施例ではｎ型エピタキシヤル
層２２を形成し、素子分離を行つてこのｎ型エピ
タキシヤル層をコレクタ層として利用している点
が異なる。２３はp+型のチヤネルストツパであ
る。
を示している。第１図と相対応する部分には第１
図と同一符号を付して詳細な説明は省く。第１図
の実施例ではｐ型エピタキシヤル層３を用い不純
物拡散によりｎ型コレクタ層８１，８２を形成し
たのに対し、この実施例ではｎ型エピタキシヤル
層２２を形成し、素子分離を行つてこのｎ型エピ
タキシヤル層をコレクタ層として利用している点
が異なる。２３はp+型のチヤネルストツパであ
る。
この実施例によつても、先の実施例と同様に高
密度化、高速化が図られることは明らかである。
密度化、高速化が図られることは明らかである。
なお、以上の実施例では素子分離を酸化膜で行
つているが、他の方法、例えばpn接合分離を利
用してもよいことは勿論である。また、以上の実
施例では素子分離を行う酸化膜７１で囲まれた領
域内で更に、ベース、エミツタを形成し電源端子
C1を取出す領域と出力端子C2を取出す領域との
間を酸化膜７２で分離し、両領域間をn+型埋込
み層２で接続する構成としたが、上記酸化膜７２
による分離は必ずしも行わなくてもよく、またそ
の場合にはn+型埋込み層２も必ずしも必要では
なくなる。
つているが、他の方法、例えばpn接合分離を利
用してもよいことは勿論である。また、以上の実
施例では素子分離を行う酸化膜７１で囲まれた領
域内で更に、ベース、エミツタを形成し電源端子
C1を取出す領域と出力端子C2を取出す領域との
間を酸化膜７２で分離し、両領域間をn+型埋込
み層２で接続する構成としたが、上記酸化膜７２
による分離は必ずしも行わなくてもよく、またそ
の場合にはn+型埋込み層２も必ずしも必要では
なくなる。
次にこの発明をマルチエミツタ形式の回路に適
用した実施例を第５図に示す。この構造は、p-
型Si基板３１に局部的にn+型埋込み層３２を設け
てｎ型エピタキシヤル層３３を成長させ、酸化膜
３４およびp+型チヤンネルストツパ３５により
素子分離を行い、ｐ型ベース層３６を拡散形成
し、その表面部にn+型エミツタ層３７１〜３７
４を拡散形成すると同時に、ｎ型層３３のn+型
埋込層３２直上に電源端子C1取出し層３８、n+
型埋込み層３２から離れた位置に出力端子C2取
出し層３９をそれぞれ形成したものである。４０
はp+型外部ベース層である。
用した実施例を第５図に示す。この構造は、p-
型Si基板３１に局部的にn+型埋込み層３２を設け
てｎ型エピタキシヤル層３３を成長させ、酸化膜
３４およびp+型チヤンネルストツパ３５により
素子分離を行い、ｐ型ベース層３６を拡散形成
し、その表面部にn+型エミツタ層３７１〜３７
４を拡散形成すると同時に、ｎ型層３３のn+型
埋込層３２直上に電源端子C1取出し層３８、n+
型埋込み層３２から離れた位置に出力端子C2取
出し層３９をそれぞれ形成したものである。４０
はp+型外部ベース層である。
いま、第５図のｎ型コレクタ層内の、回路動作
に関係する分布抵抗を図示のようにr1，r2，R1〜
R4とすると、この構造の等価回路は第６図のよ
うに表わされる。第６図のトランジスタは、各エ
ミツタ領域直下をベース領域、ベース領域直下を
コレクタ領域とした理想トランジスタを示してお
り、またR′3＝R3−R2，R′4＝R4−R3−R2であ
る。
に関係する分布抵抗を図示のようにr1，r2，R1〜
R4とすると、この構造の等価回路は第６図のよ
うに表わされる。第６図のトランジスタは、各エ
ミツタ領域直下をベース領域、ベース領域直下を
コレクタ領域とした理想トランジスタを示してお
り、またR′3＝R3−R2，R′4＝R4−R3−R2であ
る。
この回路の動作を説明すると次のとおりであ
る。各エミツタ端子E1〜E4には等しい電流Ｉが
流れるものとし、コレクタ出力端子C2に流れる
電流をi0とする。説明をわかり易くするためベー
ス電流は無視する。そうすると、各エミツタ端子
E1〜E4を選択することにより発生するコレクタ
電源端子C1と出力端子C2間の電位差Ｖ（E1）〜Ｖ
（E4）はそれぞれ以下のようになる。
る。各エミツタ端子E1〜E4には等しい電流Ｉが
流れるものとし、コレクタ出力端子C2に流れる
電流をi0とする。説明をわかり易くするためベー
ス電流は無視する。そうすると、各エミツタ端子
E1〜E4を選択することにより発生するコレクタ
電源端子C1と出力端子C2間の電位差Ｖ（E1）〜Ｖ
（E4）はそれぞれ以下のようになる。
Ｖ（E1）〓Ｉ（R1＋r1）＋i0（R4＋r1＋r2）
Ｖ（E2）〓Ｉ（R2＋r1）＋i0（R4＋r1＋r2）
Ｖ（E3）〓Ｉ（R3＋r1）＋i0（R4＋r1＋r2）
Ｖ（E4）〓Ｉ（R4＋r1）＋i0（R4＋r1＋r2）
いま、第５図からR1＜R2＜R3＜R4であること
が明らかであるから、これらの電位差の間にはＶ
（E1）＜Ｖ（E2）＜Ｖ（E3）＜Ｖ（E4）なる関係があ
る。従つてこの回路は多値論理回路として使用す
ることができる。
が明らかであるから、これらの電位差の間にはＶ
（E1）＜Ｖ（E2）＜Ｖ（E3）＜Ｖ（E4）なる関係があ
る。従つてこの回路は多値論理回路として使用す
ることができる。
なお、各電位差Ｖ（E1）〜Ｖ（E4）が一定値V0
となるように、各エミツタ端子E1〜E4を選択し
たときのエミツタ電流値Ｉ（E1）〜Ｉ（E4）を設
定して使用することも可能である。この場合電流
値Ｉ（E1）〜Ｉ（E4）の間には、Ｉ（E1）〓V0／R1
＜Ｉ（E2）〓V0／R2＜Ｉ（E3）〓V0／R3＜Ｉ
（E4）〓V0／R4なる関係が成立する。
となるように、各エミツタ端子E1〜E4を選択し
たときのエミツタ電流値Ｉ（E1）〜Ｉ（E4）を設
定して使用することも可能である。この場合電流
値Ｉ（E1）〜Ｉ（E4）の間には、Ｉ（E1）〓V0／R1
＜Ｉ（E2）〓V0／R2＜Ｉ（E3）〓V0／R3＜Ｉ
（E4）〓V0／R4なる関係が成立する。
第７図は第５図の変形例である。これは、２つ
のエミツタ端子E1，E2を設けた例であるが、第
５図と相対応する部分には第５図と同一符号を付
し、異なる部分を説明すると、酸化膜３４１で他
から分離された領域内に更に各端子領域間を分離
する酸化膜３４２〜３４３を設けている点であ
る。内部ベース層３６１，３６２および外部ベー
ス層４０１，４０２が酸化膜３４２で分離される
が、これらは外部には共通のベース端子Ｂとして
導出される。また、端子C1，E1および端子C2，
E2間のｎ型コレクタ層間はn+型埋込み層３２１
および３２２によりそれぞれ低抵抗で接続し、端
子C1，C2間は酸化膜３４２で狭められた高抵抗
のｎ型コレクタ層を介して接続している。
のエミツタ端子E1，E2を設けた例であるが、第
５図と相対応する部分には第５図と同一符号を付
し、異なる部分を説明すると、酸化膜３４１で他
から分離された領域内に更に各端子領域間を分離
する酸化膜３４２〜３４３を設けている点であ
る。内部ベース層３６１，３６２および外部ベー
ス層４０１，４０２が酸化膜３４２で分離される
が、これらは外部には共通のベース端子Ｂとして
導出される。また、端子C1，E1および端子C2，
E2間のｎ型コレクタ層間はn+型埋込み層３２１
および３２２によりそれぞれ低抵抗で接続し、端
子C1，C2間は酸化膜３４２で狭められた高抵抗
のｎ型コレクタ層を介して接続している。
先の第５図の実施例で、コレクタ層内の分布抵
抗を高抵抗化するため横方向のデイメンジヨンを
大きくとつたのでは、ベース領域、コレクタ領域
が大きくなり、トランジスタ特性の劣化の原因と
なる。この第７図の実施例のように酸化膜３４２
〜３４３を設けることは、デイメンジヨンを小さ
く抑えて高抵抗値を得るために有効である。
抗を高抵抗化するため横方向のデイメンジヨンを
大きくとつたのでは、ベース領域、コレクタ領域
が大きくなり、トランジスタ特性の劣化の原因と
なる。この第７図の実施例のように酸化膜３４２
〜３４３を設けることは、デイメンジヨンを小さ
く抑えて高抵抗値を得るために有効である。
第８図はこの発明をECLゲートに適用した実
施例である。第７図と類似した構造であるので第
７図と対応する部分には第７図と同一符号を付し
て詳細な説明は省く。この例では、酸化膜３４２
により分離された領域でのエミツタ層３７１，３
７２と外部ベース層４０１，４０２の配置を第７
図の実施例とは逆にして、エミツタ層３７１，３
７２から共通にエミツタ端子Ｅを取出し、外部ベ
ース層４０１，４０２からそれぞれ独立にベース
端子B1，B2を取出している。このとき、一方の
ベース端子B2の端子電極をp+型ベース層４０２
からｎ型エピタキシヤル層３３まで延在させるこ
とで、ここにシヨツトキー・ダイオードを形成し
ている。
施例である。第７図と類似した構造であるので第
７図と対応する部分には第７図と同一符号を付し
て詳細な説明は省く。この例では、酸化膜３４２
により分離された領域でのエミツタ層３７１，３
７２と外部ベース層４０１，４０２の配置を第７
図の実施例とは逆にして、エミツタ層３７１，３
７２から共通にエミツタ端子Ｅを取出し、外部ベ
ース層４０１，４０２からそれぞれ独立にベース
端子B1，B2を取出している。このとき、一方の
ベース端子B2の端子電極をp+型ベース層４０２
からｎ型エピタキシヤル層３３まで延在させるこ
とで、ここにシヨツトキー・ダイオードを形成し
ている。
第８図中に記入した分布抵抗r1，r2およびＲを
用いてこの等価回路を示すと第９図のようにな
る。左側のトランジスタQ1のコレクタ層からの
外部端子C1を電源端子とし、右側のトランジス
タQ2のコレクタ層からの外部端子C2をゲート出
力端子としてECLゲートが構成され、トランジ
スタQ2のベース・コレクタ間にシヨツトキー・
ダイオードＤが接続された形になる。
用いてこの等価回路を示すと第９図のようにな
る。左側のトランジスタQ1のコレクタ層からの
外部端子C1を電源端子とし、右側のトランジス
タQ2のコレクタ層からの外部端子C2をゲート出
力端子としてECLゲートが構成され、トランジ
スタQ2のベース・コレクタ間にシヨツトキー・
ダイオードＤが接続された形になる。
この回路では、正論理でベース端子B1の入力
に対しOR出力、ベース端子B2の入力に対しNOR
出力が得られる。また、シヨツトキー・ダイオー
ドＤにより負荷抵抗Ｒによる電圧降下を約0.4V
にクランプすることができ、例えばベース端子
B2に基準電圧0.25Vを与えれば論理振幅として0.4
＋0.25＝0.65Vが得られる。一方ベース端子B1に
基準電圧を与えてベース端子B2を信号入力端と
すれば、ベース端子B2が高レベルのとき出力端
子C2が低レベルになるから論理振幅として0.4V
が得られる。
に対しOR出力、ベース端子B2の入力に対しNOR
出力が得られる。また、シヨツトキー・ダイオー
ドＤにより負荷抵抗Ｒによる電圧降下を約0.4V
にクランプすることができ、例えばベース端子
B2に基準電圧0.25Vを与えれば論理振幅として0.4
＋0.25＝0.65Vが得られる。一方ベース端子B1に
基準電圧を与えてベース端子B2を信号入力端と
すれば、ベース端子B2が高レベルのとき出力端
子C2が低レベルになるから論理振幅として0.4V
が得られる。
同様の構成を拡張し、必要に応じて分離された
ベース領域を形成し、このベース領域中のエミツ
タを結合することで、第９図に破線で示したよう
に容易に多入力ゲートを得ることができる。
ベース領域を形成し、このベース領域中のエミツ
タを結合することで、第９図に破線で示したよう
に容易に多入力ゲートを得ることができる。
以上詳細に説明したように、この発明に係る半
導体装置では、バイポーラ、トランジスタのコレ
クタ層内の分布抵抗を積極的に負荷抵抗として用
いることによつて、抵抗素子をトランジスタとは
別の領域に設けるものに比べて大幅な高密度集積
化が可能となり、また、抵抗素子や広い面積の高
濃度埋込み層に付随する寄生容量が減少する結
果、高速化が図られる。
導体装置では、バイポーラ、トランジスタのコレ
クタ層内の分布抵抗を積極的に負荷抵抗として用
いることによつて、抵抗素子をトランジスタとは
別の領域に設けるものに比べて大幅な高密度集積
化が可能となり、また、抵抗素子や広い面積の高
濃度埋込み層に付随する寄生容量が減少する結
果、高速化が図られる。
第１図はこの発明の一実施例の模式的断面構造
を示す図、第２図はその等価回路図、第３図ａ〜
ｉは同じくその製造工程断面図、第４図はこの発
明の別の実施例の模式的断面構造を示す図、第５
図はこの発明をマルチエミツタ形式の回路に適要
した実施例の模式的断面構造を示す図、第６図は
その等価回路図、第７図は第５図の変形例を示す
図、第８図はこの発明をECLゲートに適用した
実施例の模式的断面構造を示す図、第９図はその
等価回路図である。 １，３１……p-型Si基板、２，３２，３２
１，３２２……n+型埋込み層、８１，８２，２
２，３３……ｎ型コレクタ層、１５，３６，３６
１，３６２……ｐ型内部ベース層、１６，４０，
４０１，４０２……p+型外部ベース層、１８，
３７１〜３７４……n+型エミツタ層、７１，７
２，３４，３４１〜３４４……シリコン酸化膜
（分離層）、C1……電源端子、C2……出力端子、
Ｒ，R1，R2，R3，R4，r1，r2……負荷抵抗。
を示す図、第２図はその等価回路図、第３図ａ〜
ｉは同じくその製造工程断面図、第４図はこの発
明の別の実施例の模式的断面構造を示す図、第５
図はこの発明をマルチエミツタ形式の回路に適要
した実施例の模式的断面構造を示す図、第６図は
その等価回路図、第７図は第５図の変形例を示す
図、第８図はこの発明をECLゲートに適用した
実施例の模式的断面構造を示す図、第９図はその
等価回路図である。 １，３１……p-型Si基板、２，３２，３２
１，３２２……n+型埋込み層、８１，８２，２
２，３３……ｎ型コレクタ層、１５，３６，３６
１，３６２……ｐ型内部ベース層、１６，４０，
４０１，４０２……p+型外部ベース層、１８，
３７１〜３７４……n+型エミツタ層、７１，７
２，３４，３４１〜３４４……シリコン酸化膜
（分離層）、C1……電源端子、C2……出力端子、
Ｒ，R1，R2，R3，R4，r1，r2……負荷抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基体と、この基体の一部表
面に形成された第２導電型コレクタ層と、このコ
レクタ層の表面部に形成された第１導電型内部ベ
ース層と、この内部ベース層に隣接して該内部ベ
ース層より深くかつ高濃度に形成された外部ベー
ス層と、前記内部ベース層の表面部に形成された
エミツタ層と、前記コレクタ層表面の一部に接続
された電源端子と、この電源端子と前記内部ベー
ス層との間のコレクタ層の一部によつて構成さ
れ、前記外部ベース層の深さによつて抵抗値が制
御された負荷抵抗と、前記コレクタ層に接続され
た出力端子とを具備したことを特徴とする半導体
装置。 ２ 出力端子を取出す領域と電源端子、ベース端
子およびエミツタ端子を取出す領域との間に分離
層を有し、上記両領域間をコレクタ層の下部に局
在化させて設けた高濃度埋込み層により接続した
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3854879A JPS55132052A (en) | 1979-03-31 | 1979-03-31 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3854879A JPS55132052A (en) | 1979-03-31 | 1979-03-31 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55132052A JPS55132052A (en) | 1980-10-14 |
| JPS6241424B2 true JPS6241424B2 (ja) | 1987-09-02 |
Family
ID=12528336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3854879A Granted JPS55132052A (en) | 1979-03-31 | 1979-03-31 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55132052A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812350A (ja) * | 1981-07-16 | 1983-01-24 | Nec Corp | 半導体集積回路装置 |
| US7084485B2 (en) * | 2003-12-31 | 2006-08-01 | Freescale Semiconductor, Inc. | Method of manufacturing a semiconductor component, and semiconductor component formed thereby |
| JP6271157B2 (ja) * | 2013-05-24 | 2018-01-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1979
- 1979-03-31 JP JP3854879A patent/JPS55132052A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55132052A (en) | 1980-10-14 |
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