JPS6124828B2 - - Google Patents
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- JPS6124828B2 JPS6124828B2 JP51143339A JP14333976A JPS6124828B2 JP S6124828 B2 JPS6124828 B2 JP S6124828B2 JP 51143339 A JP51143339 A JP 51143339A JP 14333976 A JP14333976 A JP 14333976A JP S6124828 B2 JPS6124828 B2 JP S6124828B2
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- iil
- diffusion
- planar transistor
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- 238000004519 manufacturing process Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000000034 method Methods 0.000 claims description 8
- 239000012535 impurity Substances 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 26
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- OQCFWECOQNPQCG-UHFFFAOYSA-N 1,3,4,8-tetrahydropyrimido[4,5-c]oxazin-7-one Chemical compound C1CONC2=C1C=NC(=O)N2 OQCFWECOQNPQCG-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/0244—I2L structures integrated in combination with analog structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
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- General Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は、半導体集積回路装置に関し、詳しく
は通常のブレーナ・トランジスタと集積注入論理
回路（以下IILと略記する）とを共存させて両者
の特性を向上させたことに関する半導体集積回路
装置、およびその製造方法に関するものである。
は通常のブレーナ・トランジスタと集積注入論理
回路（以下IILと略記する）とを共存させて両者
の特性を向上させたことに関する半導体集積回路
装置、およびその製造方法に関するものである。
(2) 従来技術
IIL（Integrated Injection Logic）は、高集積
密度、低消費電力の論理素子として広く研究開発
が行なわれている。IILのもう一つの大きな特徴
は、通常のプレーナ・トランジスタ回路と同一プ
ロセスで製作できるため、これと共存させてワン
チツプの集積回路を構成できる点である。
密度、低消費電力の論理素子として広く研究開発
が行なわれている。IILのもう一つの大きな特徴
は、通常のプレーナ・トランジスタ回路と同一プ
ロセスで製作できるため、これと共存させてワン
チツプの集積回路を構成できる点である。
第１図に、IILと、従来構造のプレーナ・トラ
ンジスタ（以下プレーナ・トランジスタと記す）
を共存させた従来構造の半導体集積回路の一例を
示す。図の断面構造模型において、IIL回路部１
０００と、プレーナ・トランジスタ２０００とが
標準のバイポーラ集積回路の製造工程で同時に分
離して作られ、相互配線８０等で回路接続されて
用いられる。以下説明の都合上、各図面に各層の
不純物の型と濃度の大小をN+、Ｐなどの記号で
示したが、ＰとＮをすべて反転させ、使用電圧の
極性を変えることによつても同様に成り立つこと
は言うまでもない。
ンジスタ（以下プレーナ・トランジスタと記す）
を共存させた従来構造の半導体集積回路の一例を
示す。図の断面構造模型において、IIL回路部１
０００と、プレーナ・トランジスタ２０００とが
標準のバイポーラ集積回路の製造工程で同時に分
離して作られ、相互配線８０等で回路接続されて
用いられる。以下説明の都合上、各図面に各層の
不純物の型と濃度の大小をN+、Ｐなどの記号で
示したが、ＰとＮをすべて反転させ、使用電圧の
極性を変えることによつても同様に成り立つこと
は言うまでもない。
第１図においてプレーナ・トランジスタ（この
場合通常のNPNトランジスタ）２０００の耐圧
を高めるためには、コレクタＮ層内のリーチスル
ーを防ぎ、ベースＰ層内のパンチスルーを防ぎ、
また順方向電流利得をあまり高くしないようにす
るために、図の厚さＷNとＸBを共に大きくするこ
とが必要である。しかし一方、IIL１０００が動
作するためには、IILの縦形トランジスタの逆方
向電流利得β１が１以上の十分高い値をもつこと
が必要であり、このため図のＷN，ＸBの一方また
は両方を小さくすることが望ましい。
場合通常のNPNトランジスタ）２０００の耐圧
を高めるためには、コレクタＮ層内のリーチスル
ーを防ぎ、ベースＰ層内のパンチスルーを防ぎ、
また順方向電流利得をあまり高くしないようにす
るために、図の厚さＷNとＸBを共に大きくするこ
とが必要である。しかし一方、IIL１０００が動
作するためには、IILの縦形トランジスタの逆方
向電流利得β１が１以上の十分高い値をもつこと
が必要であり、このため図のＷN，ＸBの一方また
は両方を小さくすることが望ましい。
したがつて、IILに適した製作プロセス条件で
集積回路を製作すると、共存させたプレーナ・ト
ランジスタの耐圧が10V程度あるいはそれ以下に
低くなる欠点があつた。
集積回路を製作すると、共存させたプレーナ・ト
ランジスタの耐圧が10V程度あるいはそれ以下に
低くなる欠点があつた。
一方、第１図でIILの周りを囲んでいる浅いN+
層７４，７５のかわりに、N+埋込層２ｂまで到
達する深いN+層でIILを囲む方法がある。この場
合には等価的にエミツタ注入効率が向上し、Ｗ
N，ＸBを、より厚くしてもIILが動作するのでプ
レーナ・トランジスタの高耐圧化がはかれる。し
かしこの方法は、深いN+拡散層を個々のIIL素子
の周囲に施すため、回路の集積密度を著しく低下
させる欠点があつた。
層７４，７５のかわりに、N+埋込層２ｂまで到
達する深いN+層でIILを囲む方法がある。この場
合には等価的にエミツタ注入効率が向上し、Ｗ
N，ＸBを、より厚くしてもIILが動作するのでプ
レーナ・トランジスタの高耐圧化がはかれる。し
かしこの方法は、深いN+拡散層を個々のIIL素子
の周囲に施すため、回路の集積密度を著しく低下
させる欠点があつた。
(3) 発明の目的
本発明は、前記の欠点を克服し、IILと従来構
造のプレーナ・トランジスタ回路を共存させた半
導体集積回路装置において、IILの動作を確保し
ながらプレーナ・トランジスタ回路の耐圧を高め
たことを特徴とする該装置の製造方法を提供する
ことを目的とするものである。
造のプレーナ・トランジスタ回路を共存させた半
導体集積回路装置において、IILの動作を確保し
ながらプレーナ・トランジスタ回路の耐圧を高め
たことを特徴とする該装置の製造方法を提供する
ことを目的とするものである。
(4) 発明の総括説明
本発明は、前記集積回路の製造工程において、
IILのコレクタのN+拡散を２回行なうなどの方法
により、第１図のIIL部のＸBを小さく、プレー
ナ・トランジスタを高耐圧化するものである。
IILのコレクタのN+拡散を２回行なうなどの方法
により、第１図のIIL部のＸBを小さく、プレー
ナ・トランジスタを高耐圧化するものである。
(5) 実施例
以下、本発明を実施例を参照して詳細に説明す
る。第２図は本発明の実施例を示す断面構造図で
ある。まず、比抵抗ρ＝20〜50ΩcmのP-基板１
の表面に公知の技術を用いて選択的にSb，As，
ＰなどのＮ形不純物を濃くドープしたN+層２
ａ，２ｂを拡散する。ついで全面にエピタキシヤ
ル成長などの手段によりＮ層３１，３２を堆積さ
せる。たとえば比抵抗ρ＝１〜５Ωcm、厚さ５〜
20μｍである。この比抵抗と厚さは形成されるプ
レーナ・トランジスタのコレクタ・ベース間耐圧
を所要の値に設定するためのもので、この例では
ほぼ50V以上の電圧としたものである。ついで、
分離領域としてのP+拡散層５、IIL部のインジエ
クタやベースおよびバイポーラトランジスタのベ
ースとなるＰ形層６１，６２，６３を順次公知の
技術で選択拡散する。
る。第２図は本発明の実施例を示す断面構造図で
ある。まず、比抵抗ρ＝20〜50ΩcmのP-基板１
の表面に公知の技術を用いて選択的にSb，As，
ＰなどのＮ形不純物を濃くドープしたN+層２
ａ，２ｂを拡散する。ついで全面にエピタキシヤ
ル成長などの手段によりＮ層３１，３２を堆積さ
せる。たとえば比抵抗ρ＝１〜５Ωcm、厚さ５〜
20μｍである。この比抵抗と厚さは形成されるプ
レーナ・トランジスタのコレクタ・ベース間耐圧
を所要の値に設定するためのもので、この例では
ほぼ50V以上の電圧としたものである。ついで、
分離領域としてのP+拡散層５、IIL部のインジエ
クタやベースおよびバイポーラトランジスタのベ
ースとなるＰ形層６１，６２，６３を順次公知の
技術で選択拡散する。
つぎに本発明のポイントである浅いN+拡散の
工程について、第３図を用いて説明する。まず比
較的浅いN+拡散を行ないたい所望の箇所（本実
施例では３０１〜３０６）に、第１回目の選択
N+拡散を行なう。
工程について、第３図を用いて説明する。まず比
較的浅いN+拡散を行ないたい所望の箇所（本実
施例では３０１〜３０６）に、第１回目の選択
N+拡散を行なう。
（第３図ａ）本実施例の場合では約１μの深さ
に拡散を行なつた。この拡散はたとえばごく浅い
予備的なものでもよく、後述の２回目のN+拡散
に比べて拡散時間を短かくしたり、単に不純物拡
散源をデポジツトするだけだつたり、デポジツト
の温度を下げたりしてもよい。また第１回目の拡
散のかわりにイオンインプランテーシヨンにより
Ｎ型不純物をデポジツトすることができる。この
場合にはイオンプランテーシヨンによる正確な濃
度制御が可能なため、拡散の場合よりもさらに正
確な濃度と深さの制御が可能である。つぎに上記
箇所３０１〜３０６およびさらに所望の箇所７７
に第２回目のN+拡散を行ないその結果７１〜７
７のN+拡散層を得る。本実施例では、拡散終了
後の拡散深さは７１〜７６が約３μ、７７が約２
μであつた。
に拡散を行なつた。この拡散はたとえばごく浅い
予備的なものでもよく、後述の２回目のN+拡散
に比べて拡散時間を短かくしたり、単に不純物拡
散源をデポジツトするだけだつたり、デポジツト
の温度を下げたりしてもよい。また第１回目の拡
散のかわりにイオンインプランテーシヨンにより
Ｎ型不純物をデポジツトすることができる。この
場合にはイオンプランテーシヨンによる正確な濃
度制御が可能なため、拡散の場合よりもさらに正
確な濃度と深さの制御が可能である。つぎに上記
箇所３０１〜３０６およびさらに所望の箇所７７
に第２回目のN+拡散を行ないその結果７１〜７
７のN+拡散層を得る。本実施例では、拡散終了
後の拡散深さは７１〜７６が約３μ、７７が約２
μであつた。
以上の製作プロセスにより、第２図のように
IILの縦型トランジスタのベース幅ＸBよりプレー
ナ・トランジスタのベース幅ＸB′の方が厚い構造
が得られる。これにより1000部ではIILの動作に
必要な順方向電流利得（本実施例では200）を得
ながら、2000部の順方向電流利得を十分低くする
ことができ、（本実施例では50）2000部の耐圧が
向上した。
IILの縦型トランジスタのベース幅ＸBよりプレー
ナ・トランジスタのベース幅ＸB′の方が厚い構造
が得られる。これにより1000部ではIILの動作に
必要な順方向電流利得（本実施例では200）を得
ながら、2000部の順方向電流利得を十分低くする
ことができ、（本実施例では50）2000部の耐圧が
向上した。
なお、本実施例ではIILのN+囲み領域７４，７
５やプレーナ・トランジスタのコレクタコンタク
トN+領域７６のN+拡散を、IILのコレクタ（７１
等）と同様の条件で拡散したがこれは本質的なこ
とではない。７４，７５，７６等は必要に応じて
拡散を行なわなかつたり、１回だけ行なつたり、
あるいは深いN+拡散を行なつても全く差支えな
い。
５やプレーナ・トランジスタのコレクタコンタク
トN+領域７６のN+拡散を、IILのコレクタ（７１
等）と同様の条件で拡散したがこれは本質的なこ
とではない。７４，７５，７６等は必要に応じて
拡散を行なわなかつたり、１回だけ行なつたり、
あるいは深いN+拡散を行なつても全く差支えな
い。
第４図は本発明の第２の実施例で、IILのイン
ジエクタをP+層６００にすることによつてIILの
インジエクタ効率をも増加させたものである。
P+層はP+分離領域５を形成する拡散工程を用い
てもよい。なお本実施例では一例としてIILのN+
囲み領域７４，７５には浅いN+拡散（本実施例
では２回目のN+拡散のみ）、プレーナ・トランジ
スタのコレクタコンタクト領域７６には深いN+
拡散を用いている。
ジエクタをP+層６００にすることによつてIILの
インジエクタ効率をも増加させたものである。
P+層はP+分離領域５を形成する拡散工程を用い
てもよい。なお本実施例では一例としてIILのN+
囲み領域７４，７５には浅いN+拡散（本実施例
では２回目のN+拡散のみ）、プレーナ・トランジ
スタのコレクタコンタクト領域７６には深いN+
拡散を用いている。
(6) まとめ
以上説明したごとく本発明によれば、IILとプ
レーナ・トランジスタの共存する半導体集積回路
装置において、各々がそれぞれ独立に特性を改善
することができ、IIL回路と高耐圧トランジスタ
回路の共存を可能にする効果を有するものであ
る。また、このときIILの周囲を深いN+囲み領域
で囲む必要がないので、高い集積密度が得られる
という効果を有するものである。
レーナ・トランジスタの共存する半導体集積回路
装置において、各々がそれぞれ独立に特性を改善
することができ、IIL回路と高耐圧トランジスタ
回路の共存を可能にする効果を有するものであ
る。また、このときIILの周囲を深いN+囲み領域
で囲む必要がないので、高い集積密度が得られる
という効果を有するものである。
第１図は従来の構成によるIIL回路とプレー
ナ・トランジスタ回路を共存させた構造の断面図
である。第２図は本発明による第１の実施例の構
造断面図、第３図はその製造方法のステツプを示
したものである。第４図は本発明の第２の実施例
の構造断面図である。 各図に共通につけられた記号は次のようであ
る。１：P-基板、２ａ，２ｂ：第１、第２のN+
埋込層、３１，３２：第１、第２のＮ形エピタキ
シヤル成長層、５：P+分離拡散層、６０：Ｐ形
インジエクタ、６１，６２：IILの縦形NPNトラ
ンジスタのＰ形ベース層、６３：通常NPNトラ
ンジスタのＰ形ベース層、７１，７２，７３：
IILのN+形コレクタ、７４，７５：IILのN+形囲
み層、７６：通常NPNトランジスタのコレクタ
取り出しN+形層、７７：通常NPNトランジスタ
のエミツタN+形層、８０：アルミニウム配線、
３１１，３１２，３１３，３１４，３１５，３１
６：第１回目の浅いN+拡散層、１０００：IIL回
路部、２０００：従来構造のプレーナ・トランジ
スタ回路部（通常NPNトランジスタ部）。
ナ・トランジスタ回路を共存させた構造の断面図
である。第２図は本発明による第１の実施例の構
造断面図、第３図はその製造方法のステツプを示
したものである。第４図は本発明の第２の実施例
の構造断面図である。 各図に共通につけられた記号は次のようであ
る。１：P-基板、２ａ，２ｂ：第１、第２のN+
埋込層、３１，３２：第１、第２のＮ形エピタキ
シヤル成長層、５：P+分離拡散層、６０：Ｐ形
インジエクタ、６１，６２：IILの縦形NPNトラ
ンジスタのＰ形ベース層、６３：通常NPNトラ
ンジスタのＰ形ベース層、７１，７２，７３：
IILのN+形コレクタ、７４，７５：IILのN+形囲
み層、７６：通常NPNトランジスタのコレクタ
取り出しN+形層、７７：通常NPNトランジスタ
のエミツタN+形層、８０：アルミニウム配線、
３１１，３１２，３１３，３１４，３１５，３１
６：第１回目の浅いN+拡散層、１０００：IIL回
路部、２０００：従来構造のプレーナ・トランジ
スタ回路部（通常NPNトランジスタ部）。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上にIIL素子と、プレーナトラン
ジスタを共存させた半導体装置を製造するに際
し、 上記IIL素子のコレクタ領域は上記プレーナト
ランジスタのエミツタ領域と少なくとも一回は同
時に不純物導入工程を用いて形成され、かつ、上
記プレーナトランジスタのエミツタ領域より上記
IIL素子のコレクタ領域は深く形成され、 上記IIL素子のベース領域は上記プレーナトラ
ンジスタのベース領域と同一の製造工程で製造さ
れ、 上記IIL素子のインジエクタ領域と素子分離用
不純物領域とが同時に形成される工程を有するこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14333976A JPS5368585A (en) | 1976-12-01 | 1976-12-01 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14333976A JPS5368585A (en) | 1976-12-01 | 1976-12-01 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5368585A JPS5368585A (en) | 1978-06-19 |
| JPS6124828B2 true JPS6124828B2 (ja) | 1986-06-12 |
Family
ID=15336477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14333976A Granted JPS5368585A (en) | 1976-12-01 | 1976-12-01 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5368585A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55160459A (en) * | 1979-05-31 | 1980-12-13 | Toshiba Corp | Semiconductor integrated circuit |
-
1976
- 1976-12-01 JP JP14333976A patent/JPS5368585A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5368585A (en) | 1978-06-19 |
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