JPH0831530B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0831530B2 JPH0831530B2 JP61249633A JP24963386A JPH0831530B2 JP H0831530 B2 JPH0831530 B2 JP H0831530B2 JP 61249633 A JP61249633 A JP 61249633A JP 24963386 A JP24963386 A JP 24963386A JP H0831530 B2 JPH0831530 B2 JP H0831530B2
- Authority
- JP
- Japan
- Prior art keywords
- bipolar transistor
- region
- bipolar
- type
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、徳に、バイポ
ーラLSIに適用して有効な技術に関するものである。
ーラLSIに適用して有効な技術に関するものである。
バイポーラトランジスタのベース領域の側面から多結
晶Si（シリコン）膜によりベース引き出しを行う、いわ
ゆるSICOS（Side Wall Base Contact Structure）構造
のバイポーラトランジスタが知られている（例えば、特
開昭56−1556号公報）。
晶Si（シリコン）膜によりベース引き出しを行う、いわ
ゆるSICOS（Side Wall Base Contact Structure）構造
のバイポーラトランジスタが知られている（例えば、特
開昭56−1556号公報）。
近年、このSICOS構造のバイポーラトランジスタを用
いて構成された例えばバイポーラRAM（Random Access M
emory）のようなバイポーラLSIにおいて、アルファ線に
よるソフトエラーを防止するために耐アルファ線強度を
高める試みがなされている（例えば、アイエスエスシー
シー（ISSCC）'84、ダイジェスト・オブ・テクニカルペ
ーパーズ（Digest of Technical Papers）1984年、p.15
2〜p.153）。
いて構成された例えばバイポーラRAM（Random Access M
emory）のようなバイポーラLSIにおいて、アルファ線に
よるソフトエラーを防止するために耐アルファ線強度を
高める試みがなされている（例えば、アイエスエスシー
シー（ISSCC）'84、ダイジェスト・オブ・テクニカルペ
ーパーズ（Digest of Technical Papers）1984年、p.15
2〜p.153）。
本発明者は、この耐アルファ線強度を高めたSICOS構
造のバイポーラトランジスタにより構成されたバイポー
ラLSIについて検討した。以下は公知とされた技術では
ないが、本発明者によって検討された技能であり、その
概要は次のとおりである。
造のバイポーラトランジスタにより構成されたバイポー
ラLSIについて検討した。以下は公知とされた技術では
ないが、本発明者によって検討された技能であり、その
概要は次のとおりである。
上述のSICOC構造のバイポーラトランジスタにより構
成された例えばバイポーラRAMにおいては、メモリセル
を構成するバイポーラトランジスタとコレクタ領域をア
ルファ線による外乱からシールドするために、通常のSI
COS構造のバイポーラトランジスタにおけるエミッタ領
域をコレクタ領域として用い、埋め込み層をエミッタ領
域として用いた構造となっている（以下においては、通
常の構造のバイポーラトランジスタを順方向バイポーラ
トランジスタと呼び、上述のようにエミッタ領域とコレ
クタ領域との位置が逆になったバイポーラトランジスタ
を逆方向バイポーラトランジスタと呼ぶ）。このような
構造にすることによって、順方向バイポーラトランジズ
タに比べてコレクタ領域の面積が低減されるので、コレ
クタ領域による入射アルファ線の捕獲断面積が小さくな
り、この結果コレクタ領域がアルファ線による外部から
効果的にシールドされるため耐アルファ線強度が高くな
る。一方、周辺面積を構成するバイポーラトランジスタ
は、順方向バイポーラトランジスタを用いている。
成された例えばバイポーラRAMにおいては、メモリセル
を構成するバイポーラトランジスタとコレクタ領域をア
ルファ線による外乱からシールドするために、通常のSI
COS構造のバイポーラトランジスタにおけるエミッタ領
域をコレクタ領域として用い、埋め込み層をエミッタ領
域として用いた構造となっている（以下においては、通
常の構造のバイポーラトランジスタを順方向バイポーラ
トランジスタと呼び、上述のようにエミッタ領域とコレ
クタ領域との位置が逆になったバイポーラトランジスタ
を逆方向バイポーラトランジスタと呼ぶ）。このような
構造にすることによって、順方向バイポーラトランジズ
タに比べてコレクタ領域の面積が低減されるので、コレ
クタ領域による入射アルファ線の捕獲断面積が小さくな
り、この結果コレクタ領域がアルファ線による外部から
効果的にシールドされるため耐アルファ線強度が高くな
る。一方、周辺面積を構成するバイポーラトランジスタ
は、順方向バイポーラトランジスタを用いている。
しかしながら、本発明者が検討した上述のバイポーラ
RAMにおいては、逆方向バイポーラトランジスタの特性
の向上については考慮されていないと言ってよい。本発
明者による検討によれば、この逆方向トランジスタのベ
ース領域、エミッタ領域等における不純物濃度プロファ
イルは特性上好ましくないプロファイルになっており、
このため直流電流増幅率hFEや遮断周波数fT等の特性が
良好でないという問題がある。
RAMにおいては、逆方向バイポーラトランジスタの特性
の向上については考慮されていないと言ってよい。本発
明者による検討によれば、この逆方向トランジスタのベ
ース領域、エミッタ領域等における不純物濃度プロファ
イルは特性上好ましくないプロファイルになっており、
このため直流電流増幅率hFEや遮断周波数fT等の特性が
良好でないという問題がある。
本発明の目的は、耐アルファ線強度の向上を図ること
が可能な技術を提供することにある。
が可能な技術を提供することにある。
本発明の他の目的は、逆方向バイポーラトランジスタ
及び順方向バイポーラトランジスタのそれぞれの特性の
最適化が可能な技術を提供することにある。
及び順方向バイポーラトランジスタのそれぞれの特性の
最適化が可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本明細書の記述及び添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの
概要を説明すれば、下記のとおりである。
概要を説明すれば、下記のとおりである。
すなわち、第１のバイポーラトランジスタ用の第１の
埋め込み層中の不純物濃度を第２のバイポーラトランジ
スタ用の第２の埋め込み層中の不純物濃度よりも高くし
ている。
埋め込み層中の不純物濃度を第２のバイポーラトランジ
スタ用の第２の埋め込み層中の不純物濃度よりも高くし
ている。
上記した手段によれば、第１のバイポーラトランジス
タは逆方向バイポーラトランジスタであるので耐アルフ
ァ線強度の向上を図ることができると共に、第１及び第
２のバイポーラトランジスタの不純物濃度プロファイル
の最適化によりこれらの特性の最適化を図ることが可能
である。
タは逆方向バイポーラトランジスタであるので耐アルフ
ァ線強度の向上を図ることができると共に、第１及び第
２のバイポーラトランジスタの不純物濃度プロファイル
の最適化によりこれらの特性の最適化を図ることが可能
である。
以下、本発明の構成について、一実施例に基づき図面
を参照しながら説明する。
を参照しながら説明する。
なお、全図において、同一の機能を有するものには同
一の符号を付け、その繰り返しの説明は省略する。
一の符号を付け、その繰り返しの説明は省略する。
第１図に示すように、本実施例によるバイポーラRAM
においては、例えばｐ型Si基板のような半導体基板１中
に例えばn+型の埋め込み層２及び例えばp+型のチャネル
ストッパ領域３が設けられ、この半導体基板１の上に例
えばｎ型Siのエピタキシャル層４が設けられている。な
お、エピタキシャル成長前の半導体基板１の表面を一点
鎖線で示す。このエピタキシャル層４中には、例えばSi
O2膜のようなフィールド絶縁膜５が設けられ、これによ
って素子間分離及び素子内の分離が行われている。
においては、例えばｐ型Si基板のような半導体基板１中
に例えばn+型の埋め込み層２及び例えばp+型のチャネル
ストッパ領域３が設けられ、この半導体基板１の上に例
えばｎ型Siのエピタキシャル層４が設けられている。な
お、エピタキシャル成長前の半導体基板１の表面を一点
鎖線で示す。このエピタキシャル層４中には、例えばSi
O2膜のようなフィールド絶縁膜５が設けられ、これによ
って素子間分離及び素子内の分離が行われている。
メモリセル部におけるこのフィールド絶縁膜５に囲ま
れたエピタキシャル層４の所定部分には、例えばp+型の
ベース領域６が設けられ、さらにこのベース領域６中に
例えばn+型のコレクタ領域７が設けられている。前記ベ
ース領域６の側面には、例えばp+型のグラフトベース領
域８を介して、ベース引き出し用の例えばp+型の多結晶
Si膜９が接続されている。そして、前記埋め込み層２か
ら成るエミッタ領域と、前記ベース領域６と、前記コネ
クタ領域７とにより、メモルセル用の逆方向npn型バイ
ポーラトランジスタ10が構成されている。このように逆
方向npn型バイポーラトランジスタ10でメモリセルを構
成しているので、コレクタ領域７による入射アルファ線
の捕獲断面積が小さく、このため耐アルファ線強度の向
上を図ることができる。
れたエピタキシャル層４の所定部分には、例えばp+型の
ベース領域６が設けられ、さらにこのベース領域６中に
例えばn+型のコレクタ領域７が設けられている。前記ベ
ース領域６の側面には、例えばp+型のグラフトベース領
域８を介して、ベース引き出し用の例えばp+型の多結晶
Si膜９が接続されている。そして、前記埋め込み層２か
ら成るエミッタ領域と、前記ベース領域６と、前記コネ
クタ領域７とにより、メモルセル用の逆方向npn型バイ
ポーラトランジスタ10が構成されている。このように逆
方向npn型バイポーラトランジスタ10でメモリセルを構
成しているので、コレクタ領域７による入射アルファ線
の捕獲断面積が小さく、このため耐アルファ線強度の向
上を図ることができる。
また、前記逆方向npn型バイポーラトランジスタ10が
設けられている部分とは異なる部分における前記エピタ
キシャル層４中には、例えばｐ型の半導体領域11が設け
られ、この半導体領域11中に例えばｎ型の半導体領域12
が設けられている。そして、この半導体領域12と後述の
ショットキ電極17とにより、電流パイパス用のショット
キ・バリア・ダイオード（SBD）13が構成されている。
このSBD13及び直前逆方向npn型バイポーラトランジスタ
10は、第２図に示すフリップフロップ構成のスタチック
メモリセルのうち、一点鎖線で囲んだ部分に相当する。
この第２図に示すように、前記SBD13には直列に抵抗Rs
（第１図参照）が付加されているため動作電料を多く取
ることができるので、高速動作化を図ることができる。
また、前記半導体領域11を最上位電位に設定することに
より、半導体基板１と分離することができるため、アル
ファ線の入射により埋め込み層２の下方で発生したキャ
リアがSBD13に到達するのを効果的に防止することがで
きる。
設けられている部分とは異なる部分における前記エピタ
キシャル層４中には、例えばｐ型の半導体領域11が設け
られ、この半導体領域11中に例えばｎ型の半導体領域12
が設けられている。そして、この半導体領域12と後述の
ショットキ電極17とにより、電流パイパス用のショット
キ・バリア・ダイオード（SBD）13が構成されている。
このSBD13及び直前逆方向npn型バイポーラトランジスタ
10は、第２図に示すフリップフロップ構成のスタチック
メモリセルのうち、一点鎖線で囲んだ部分に相当する。
この第２図に示すように、前記SBD13には直列に抵抗Rs
（第１図参照）が付加されているため動作電料を多く取
ることができるので、高速動作化を図ることができる。
また、前記半導体領域11を最上位電位に設定することに
より、半導体基板１と分離することができるため、アル
ファ線の入射により埋め込み層２の下方で発生したキャ
リアがSBD13に到達するのを効果的に防止することがで
きる。
前記エピタキシャル層４上には例えばSiO2層のような
絶縁膜14が設けられ、この絶縁膜14にコンタクトホール
14a〜14fが設けられている。このコンタクトホール14b
に対応する部分における前記半導体領域12には、電極取
り出し用の例えばn+型の半導体領域15が設けられてい
る。そして、この半導体領域15に前記コンタクトホール
14bを通じて、SBD13のカソード（Ｋ）の例えば多結晶シ
リコン膜から成る電極16が設けられている。またこの電
極16は、前記コンタクトホール14aを通じて、逆方向npn
型バイポーラトランジスタ10のコレクタ（Ｃ）領域７に
接続されている。すなわち、電極16はコレクタ領域７の
電極も兼用している。さらに、前記半導体領域12には、
前記コンタクトホール14cを通じて、SBD13のアノード
（Ａ）のショットキ電極17が設けられている。
絶縁膜14が設けられ、この絶縁膜14にコンタクトホール
14a〜14fが設けられている。このコンタクトホール14b
に対応する部分における前記半導体領域12には、電極取
り出し用の例えばn+型の半導体領域15が設けられてい
る。そして、この半導体領域15に前記コンタクトホール
14bを通じて、SBD13のカソード（Ｋ）の例えば多結晶シ
リコン膜から成る電極16が設けられている。またこの電
極16は、前記コンタクトホール14aを通じて、逆方向npn
型バイポーラトランジスタ10のコレクタ（Ｃ）領域７に
接続されている。すなわち、電極16はコレクタ領域７の
電極も兼用している。さらに、前記半導体領域12には、
前記コンタクトホール14cを通じて、SBD13のアノード
（Ａ）のショットキ電極17が設けられている。
一方、周辺回路部における前記エピタキシャル層４中
には、例えばp+型のベース領域18が設けられ、このベー
ス領域18の側面に、例えばp+型のグラフトベース領域19
を介してベース引き出し用の例えばp+型の多結晶Si膜20
が接続されている。また、前記ベース領域18中には、例
えばn+型のエミッタ領域21が設けられている。そして、
このエミッタ領域21と、前記ベース領域18と、前記埋め
込み層２と前記ベース領域18との間におけるエピタキシ
ャル層４から成る例えばｎ型のコレクタ領域とにより、
周辺回路用の順方向npn型バイポーラトランジスタ22が
構成されている。また、前記エピタキシャル層４中に
は、前記埋め込み層２と接続された例えばn+型のコレク
タ取り出し領域23が設けられている。さらに、前記エピ
タキシャル層４上に設けられた前記絶縁膜14に設けられ
たコンタクトホール14d〜14fを通じて、ベース引き出し
用多結晶Si膜20の電極24、エミッタ領域22の電極23及び
コレクタ用の電極26がそれぞれ設けられている。
には、例えばp+型のベース領域18が設けられ、このベー
ス領域18の側面に、例えばp+型のグラフトベース領域19
を介してベース引き出し用の例えばp+型の多結晶Si膜20
が接続されている。また、前記ベース領域18中には、例
えばn+型のエミッタ領域21が設けられている。そして、
このエミッタ領域21と、前記ベース領域18と、前記埋め
込み層２と前記ベース領域18との間におけるエピタキシ
ャル層４から成る例えばｎ型のコレクタ領域とにより、
周辺回路用の順方向npn型バイポーラトランジスタ22が
構成されている。また、前記エピタキシャル層４中に
は、前記埋め込み層２と接続された例えばn+型のコレク
タ取り出し領域23が設けられている。さらに、前記エピ
タキシャル層４上に設けられた前記絶縁膜14に設けられ
たコンタクトホール14d〜14fを通じて、ベース引き出し
用多結晶Si膜20の電極24、エミッタ領域22の電極23及び
コレクタ用の電極26がそれぞれ設けられている。
第３図は、前記SBD13のＸ−Ｘ線に沿っての不純物濃
度プロファイルを示し、第４図及び第５図は、それぞれ
前記逆方向npn型バイポーラトランジスタ10のＹ−Ｙ線
に沿っての不純物濃度プロファイル及び前記順方向npn
型バイポーラトランジスタ22のＺ−Ｚ線に沿っての不純
物濃度プロファイルを示す。
度プロファイルを示し、第４図及び第５図は、それぞれ
前記逆方向npn型バイポーラトランジスタ10のＹ−Ｙ線
に沿っての不純物濃度プロファイル及び前記順方向npn
型バイポーラトランジスタ22のＺ−Ｚ線に沿っての不純
物濃度プロファイルを示す。
これらの第４図及び第５図に示すように、順方向npn
型バイポーラトランジスタ22と逆方向npn型バイポーラ
トランジスタ10とは不純物濃度プロファイルが互いに異
なり、それぞれの特性の最適化が図られている。この場
合、第４図に示すように、逆方向npn型バイポーラトラ
ンジスタ10においては、ベース領域６との界面近傍にお
ける埋め込み層２の不純物濃度は、本発明者が検討した
技術におけるその不純物濃度（第４図においてそのプロ
ファイルを破線で示す）に比べて高くなっている。これ
によって、埋め込み層２の単位面積当たりの不純物の
数、すなわちGummel数の増加により、逆方向npn型バイ
ポーラトランジスタ10のhFEの向上を図ることができ
る。なお、第４図においては、ベース領域６の下方のエ
ピタキシャル層４と埋め込み層２とを区別せずに不純物
濃度プロファイルを表した。
型バイポーラトランジスタ22と逆方向npn型バイポーラ
トランジスタ10とは不純物濃度プロファイルが互いに異
なり、それぞれの特性の最適化が図られている。この場
合、第４図に示すように、逆方向npn型バイポーラトラ
ンジスタ10においては、ベース領域６との界面近傍にお
ける埋め込み層２の不純物濃度は、本発明者が検討した
技術におけるその不純物濃度（第４図においてそのプロ
ファイルを破線で示す）に比べて高くなっている。これ
によって、埋め込み層２の単位面積当たりの不純物の
数、すなわちGummel数の増加により、逆方向npn型バイ
ポーラトランジスタ10のhFEの向上を図ることができ
る。なお、第４図においては、ベース領域６の下方のエ
ピタキシャル層４と埋め込み層２とを区別せずに不純物
濃度プロファイルを表した。
一方、第５図に示すように、周辺回路用の順方向npn
型バイポーラトランジスタ22においては、前記逆方向np
n型バイポーラトランジスタ10と異なり、通常の順方向n
pn型バイポーラトランジスタと同様な不純物濃度プロフ
ァイルとなっている。このため、周辺回路を構成するの
に最適なトランジスタ特性を得ることができる。
型バイポーラトランジスタ22においては、前記逆方向np
n型バイポーラトランジスタ10と異なり、通常の順方向n
pn型バイポーラトランジスタと同様な不純物濃度プロフ
ァイルとなっている。このため、周辺回路を構成するの
に最適なトランジスタ特性を得ることができる。
本実施例によるバイポーラRAMによれば、例えば記憶
容量が64kビット以上のRAMでは、例えばアクセス時間が
３〜5ns、メモリセル面積が500μm2以下、耐アルファ線
強度（ソフトエラー率）が数十FIT以下の高性能、高集
積、高信頼性のバイポーラRAMを得ることが可能とな
る。
容量が64kビット以上のRAMでは、例えばアクセス時間が
３〜5ns、メモリセル面積が500μm2以下、耐アルファ線
強度（ソフトエラー率）が数十FIT以下の高性能、高集
積、高信頼性のバイポーラRAMを得ることが可能とな
る。
次に、本実施例によるバイポーラRAMの製造方法の一
例について説明する。
例について説明する。
第１図に示すように、まず半導体基板１中に例えば選
択的に不純物をドープすることにより埋め込み層２及び
チャネルストッパ領域３を形成する。この場合、メモリ
セル用の逆方向npn型バイポーラトランジスタ10の埋め
込み層２は、例えばアンチモン（Sb）及びヒ素（As）の
ような２種類のｎ型不純物を例えばイオン打ち込みによ
りドープすることにより形成し、周辺回路用の順方向np
n型バイポーラトランジスタ22の埋め込み層２は、例え
ばアンチモンのみを例えばイオン打ち込みによりドープ
することにより形成する。次に、例えば常圧エピタキシ
ャル成長によりこの半導体基板１上にエピタキシャル層
４を形成する。この常圧エピタキシャル成長の際には、
メモリセル用の逆方向npn型バイポーラトランジスタ10
の埋め込み層２中の前記ヒ素のオートドーピングや上方
拡散が著しいので、この埋め込み層２の上方におけるエ
ピタキシャル層４中のｎ型不純物の濃度が高くなり、こ
の結果ベース領域６と接する部分のｎ型不純物濃度が高
くなる（第４図参照）。
択的に不純物をドープすることにより埋め込み層２及び
チャネルストッパ領域３を形成する。この場合、メモリ
セル用の逆方向npn型バイポーラトランジスタ10の埋め
込み層２は、例えばアンチモン（Sb）及びヒ素（As）の
ような２種類のｎ型不純物を例えばイオン打ち込みによ
りドープすることにより形成し、周辺回路用の順方向np
n型バイポーラトランジスタ22の埋め込み層２は、例え
ばアンチモンのみを例えばイオン打ち込みによりドープ
することにより形成する。次に、例えば常圧エピタキシ
ャル成長によりこの半導体基板１上にエピタキシャル層
４を形成する。この常圧エピタキシャル成長の際には、
メモリセル用の逆方向npn型バイポーラトランジスタ10
の埋め込み層２中の前記ヒ素のオートドーピングや上方
拡散が著しいので、この埋め込み層２の上方におけるエ
ピタキシャル層４中のｎ型不純物の濃度が高くなり、こ
の結果ベース領域６と接する部分のｎ型不純物濃度が高
くなる（第４図参照）。
次に、このエピタキシャル層４のうちの所定部分をド
ライエッチングやウェットエッチングによりエッチング
して台地状の形状とした後、選択酸化によりフィールド
絶縁膜５を形成する。次に、例えばCVDにより全面に例
えば多結晶Si膜を形成した後、この多結晶Si膜中に例え
ばイオン打ち込みにより例えばホウ素のようなｐ型不純
物をドープする。次に、このホウ素をドープした多結晶
Si膜をエッチングによりパターンニングして、ベース引
き出し用の多結晶Si膜９、20を形成する。次に、例えば
熱酸化によりこの多結晶Si膜９、20の側面に前記フィー
ルド絶縁膜５に連なる絶縁膜を形成する。この熱酸化の
際、前記多結晶Si膜９、20中のホウ素がエピタキシャル
層４中にドープされる結果、グラフトベース領域８、19
が形成される。次に、エピタキシャル層４の所定部分に
例えばリンのようなｎ型不純物を選択的にドープするこ
とにより、コレクタ取り出し領域23を形成する。次に、
前記エピタキシャル層４の所定部分にｐ型不純物を選択
的にドープすることにより、メモリセル用の逆方向npn
型バイポーラトランジスタ10のベース領域６を形成す
る。次に、同様にしてSBD13の部分の半導体領域11を形
成する。次に、同様にして、周辺回路用の順方向npn型
バイポーラトランジスタ22のベース領域18を形成する。
次に、逆方向npn型バイポーラトランジスタ10のベース
領域６、半導体領域12及び順方向npn型バイポーラトラ
ンジスタ22のベース領域18中に倒えばヒ素のようなｎ型
不純物を例えばイオン打ち込みにより選択的にドープす
ることにより、コレクタ領域７、半導体領域15及びエミ
ッタ領域21を形成する。次に、全面に絶縁膜14を形成し
た後、この絶縁膜14の所定部分をエッチング除去してコ
ンタクトホール14a〜14fを形成する。この後、これらの
コンタクトホール14a〜14fを通じて電極16、17、24〜26
を形成して、目的とするバイポーラRAMを完成させる。
ライエッチングやウェットエッチングによりエッチング
して台地状の形状とした後、選択酸化によりフィールド
絶縁膜５を形成する。次に、例えばCVDにより全面に例
えば多結晶Si膜を形成した後、この多結晶Si膜中に例え
ばイオン打ち込みにより例えばホウ素のようなｐ型不純
物をドープする。次に、このホウ素をドープした多結晶
Si膜をエッチングによりパターンニングして、ベース引
き出し用の多結晶Si膜９、20を形成する。次に、例えば
熱酸化によりこの多結晶Si膜９、20の側面に前記フィー
ルド絶縁膜５に連なる絶縁膜を形成する。この熱酸化の
際、前記多結晶Si膜９、20中のホウ素がエピタキシャル
層４中にドープされる結果、グラフトベース領域８、19
が形成される。次に、エピタキシャル層４の所定部分に
例えばリンのようなｎ型不純物を選択的にドープするこ
とにより、コレクタ取り出し領域23を形成する。次に、
前記エピタキシャル層４の所定部分にｐ型不純物を選択
的にドープすることにより、メモリセル用の逆方向npn
型バイポーラトランジスタ10のベース領域６を形成す
る。次に、同様にしてSBD13の部分の半導体領域11を形
成する。次に、同様にして、周辺回路用の順方向npn型
バイポーラトランジスタ22のベース領域18を形成する。
次に、逆方向npn型バイポーラトランジスタ10のベース
領域６、半導体領域12及び順方向npn型バイポーラトラ
ンジスタ22のベース領域18中に倒えばヒ素のようなｎ型
不純物を例えばイオン打ち込みにより選択的にドープす
ることにより、コレクタ領域７、半導体領域15及びエミ
ッタ領域21を形成する。次に、全面に絶縁膜14を形成し
た後、この絶縁膜14の所定部分をエッチング除去してコ
ンタクトホール14a〜14fを形成する。この後、これらの
コンタクトホール14a〜14fを通じて電極16、17、24〜26
を形成して、目的とするバイポーラRAMを完成させる。
以上、本発明者によってなされた発明を前記実施例に
基づき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は前記実施例に限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変形し得ることは勿論である。
例えば、逆方向npn型バイポーラトランジスタ10と順
方向npn型バイポーラトランジスタ22との埋め込み層２
の不純物濃度プロファイルを互いに異なるプロファイル
とし、それぞれの特性を最適化する方法としては、次の
ような方法を用いることもできる。すなわち、例えば、
逆方向npn型バイポーラトランジスタ10の埋め込み層２
中の不純物濃度を順方向npn型バイポーラトランジスタ2
2の埋め込み層２中の不純物濃度よりも高くしたり、逆
方向npn型バイポーラトランジスタ10の埋め込み層２中
の不純物としてはヒ素を用い、順方向npn型バイポーラ
トランジスタ22の埋め込み層２中の不純物としてはアン
チモンを用いたりすることが可能である。さらに、逆方
向npn型バイポーラトランジスタ10を構成する部分のエ
ピタキシャル層４を所定厚さだけエッチングしてエピタ
キシャル層４の膜厚を実効的に薄くしてもよい。また、
本発明は、SICOS構造以外のバイポーラRAMは勿論、バイ
ポーラ−CMOSや論理ゲートを有するバイポーラメモリ等
の各種半導体集積回路装置に適用することが可能であ
る。
方向npn型バイポーラトランジスタ22との埋め込み層２
の不純物濃度プロファイルを互いに異なるプロファイル
とし、それぞれの特性を最適化する方法としては、次の
ような方法を用いることもできる。すなわち、例えば、
逆方向npn型バイポーラトランジスタ10の埋め込み層２
中の不純物濃度を順方向npn型バイポーラトランジスタ2
2の埋め込み層２中の不純物濃度よりも高くしたり、逆
方向npn型バイポーラトランジスタ10の埋め込み層２中
の不純物としてはヒ素を用い、順方向npn型バイポーラ
トランジスタ22の埋め込み層２中の不純物としてはアン
チモンを用いたりすることが可能である。さらに、逆方
向npn型バイポーラトランジスタ10を構成する部分のエ
ピタキシャル層４を所定厚さだけエッチングしてエピタ
キシャル層４の膜厚を実効的に薄くしてもよい。また、
本発明は、SICOS構造以外のバイポーラRAMは勿論、バイ
ポーラ−CMOSや論理ゲートを有するバイポーラメモリ等
の各種半導体集積回路装置に適用することが可能であ
る。
本願において開示される発明のうち、代表的なものに
よって得られる効果を簡単に説明すれば、下記のとおり
である。
よって得られる効果を簡単に説明すれば、下記のとおり
である。
すなわち、耐アルファ線強度の向上を図ることが可能
であると共に、第１及び第２のバイポーラトランジスタ
のそれぞれの特性の最適化を図ることが可能である。
であると共に、第１及び第２のバイポーラトランジスタ
のそれぞれの特性の最適化を図ることが可能である。
第１図は、本発明の一実施例によるバイポーラRAMの要
部断面図、 第２図は、バイポーラRAMのスタチックメモリセルの回
路構成を示す回路図、 第３図は、第１図のＸ−Ｘ線に沿っての不純物濃度プロ
ファイルを示すグラフ、 第４図は、第１図のＹ−Ｙ線に沿っての不純物濃度プロ
ファイルを示すグラフ、 第５図は、第１図のＺ−Ｚ線に沿っての不純物濃度プロ
ファイルを示すグラフである。 図中、１……半導体基板、２……埋め込み層、４……エ
ピタキシャル層、５……フィールド絶縁膜、６、18……
ベース領域、７……コレクタ領域、９、20……多結晶Si
膜、10……逆方向npn型バイポーラトランジスタ、13…
…SBD、16、17、24〜26……電極、21……エミック領
域、22……順方向npn型バイポーラトランジスタであ
る。
部断面図、 第２図は、バイポーラRAMのスタチックメモリセルの回
路構成を示す回路図、 第３図は、第１図のＸ−Ｘ線に沿っての不純物濃度プロ
ファイルを示すグラフ、 第４図は、第１図のＹ−Ｙ線に沿っての不純物濃度プロ
ファイルを示すグラフ、 第５図は、第１図のＺ−Ｚ線に沿っての不純物濃度プロ
ファイルを示すグラフである。 図中、１……半導体基板、２……埋め込み層、４……エ
ピタキシャル層、５……フィールド絶縁膜、６、18……
ベース領域、７……コレクタ領域、９、20……多結晶Si
膜、10……逆方向npn型バイポーラトランジスタ、13…
…SBD、16、17、24〜26……電極、21……エミック領
域、22……順方向npn型バイポーラトランジスタであ
る。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (5)
- 【請求項１】半導体基板中に設けられた第１導電型の第
１の埋め込み層から成るエミッタ領域、前記半導体基板
上に設けられたエピタキシャル層中に設けられた第２導
電型の第１のベース領域及び前記エピタキシャル層中に
設けられた第１導電型の第１のコレクタ領域から成る第
１のバイポーラトランジスタと、前記エピタキシャル層
中に設けられた第１導電型の第２のエミッタ領域、前記
エピタキシャル層中に設けられた第２導電型の第２のベ
ース領域及び前記半導体基板中に設けられた第１導電型
の第２の埋め込み層に隣接する部分における前記エピタ
キシャル層から成る第１導電型の第２のコレクタ領域か
ら成る第２のバイポーラトランジスタとを有する半導体
集積回路装置であって、前記第１の埋め込み層中の不純
物濃度を前記第２の埋め込み層中の不純物濃度よりも高
くしたことを特徴とする半導体集積回路装置。 - 【請求項２】前記第１及び第２のバイポーラトランジス
タがnpn型バイポーラトランジスタであることを特徴と
する特許請求の範囲第１項記載の半導体集積回路装置。 - 【請求項３】前記第１及び第２のバイポーラトランジス
タがSICOS構造のnpn型バイポーラトランジスタであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。 - 【請求項４】前記半導体集積回路装置がバイポーラRAM
であることを特徴とする特許請求の範囲第１項〜第３項
のいずれか一項記載の半導体集積回路装置。 - 【請求項５】前記第１のバイポーラトランジスタがメモ
リセルを構成するバイポーラトランジスタであり、前記
第２のバイポーラトランジスタが周辺回路を構成するバ
イポーラトランジスタであることを特徴とする特許請求
の範囲第４項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249633A JPH0831530B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61249633A JPH0831530B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63104468A JPS63104468A (ja) | 1988-05-09 |
| JPH0831530B2 true JPH0831530B2 (ja) | 1996-03-27 |
Family
ID=17195926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61249633A Expired - Lifetime JPH0831530B2 (ja) | 1986-10-22 | 1986-10-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831530B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE34025E (en) * | 1987-02-13 | 1992-08-11 | Kabushiki Kaisha Toshiba | Semiconductor device with isolation between MOSFET and control circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521179A (en) * | 1978-08-03 | 1980-02-15 | Mitsubishi Electric Corp | Semiconductor memory |
| JPS5850769A (ja) * | 1981-09-21 | 1983-03-25 | Hitachi Ltd | 半導体記憶装置 |
-
1986
- 1986-10-22 JP JP61249633A patent/JPH0831530B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63104468A (ja) | 1988-05-09 |
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