JPH0629306A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0629306A JPH0629306A JP18483392A JP18483392A JPH0629306A JP H0629306 A JPH0629306 A JP H0629306A JP 18483392 A JP18483392 A JP 18483392A JP 18483392 A JP18483392 A JP 18483392A JP H0629306 A JPH0629306 A JP H0629306A
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Abstract
(57)【要約】
【目的】バイポーラデバイスのα線によるソフトエラー
耐性を向上させる。 【構成】Ｐ型シリコン基板１，基板１表面に設けられた
Ｎ型埋め込み層２，およびこのＮ型埋め込み層２を介し
て基板１上に設けられたＮ型エピタキシャル層３からな
る半導体基体の表面にバイポーラトランジスタが形成さ
れる。このトランジスタの素子分離領域は、このトラン
ジスタを囲んでエピタキシャル層３および埋め込み層２
を貫通して底部が基板１中に設けられた溝，およびこの
溝の底部に接続して少なくともこの底部に囲まれた領域
を含んで底部の周囲の基板１中に埋め込み層２と分離し
た姿態を有してこの溝の底部に埋設されたＢＳＧ膜５を
拡散ソースとして形成された高濃度Ｐ型領域４ａから構
成される。
耐性を向上させる。 【構成】Ｐ型シリコン基板１，基板１表面に設けられた
Ｎ型埋め込み層２，およびこのＮ型埋め込み層２を介し
て基板１上に設けられたＮ型エピタキシャル層３からな
る半導体基体の表面にバイポーラトランジスタが形成さ
れる。このトランジスタの素子分離領域は、このトラン
ジスタを囲んでエピタキシャル層３および埋め込み層２
を貫通して底部が基板１中に設けられた溝，およびこの
溝の底部に接続して少なくともこの底部に囲まれた領域
を含んで底部の周囲の基板１中に埋め込み層２と分離し
た姿態を有してこの溝の底部に埋設されたＢＳＧ膜５を
拡散ソースとして形成された高濃度Ｐ型領域４ａから構
成される。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその製
造方法に関し、特にα線によるソフトエラー耐性を備え
た素子分離領域を有するバイポーラトランジスタから構
成された半導体装置とその製造方法に関する。
造方法に関し、特にα線によるソフトエラー耐性を備え
た素子分離領域を有するバイポーラトランジスタから構
成された半導体装置とその製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタを説明するため
の略断面図である図６を参照すると、バイポーラメモリ
等を構成する従来のバイポーラトランジスタは、Ｐ型シ
リコン基板１とＰ型シリコン基板１上にＮ型埋め込み層
２を介して成長させたＮ型エピタキシャル層３とを半導
体基体とし、バイポーラトランジスタ等の半導体素子を
形成する領域を囲んでＮ型エピタキシャル層３の表面か
らＰ型シリコン基板１中に達する溝を設け、この溝に垂
直にＰ型不純物をイオン注入して熱処理を行なうことに
より高濃度Ｐ型領域４ｂを形成する。この高濃度Ｐ型領
域４ｂは、この溝の底部に沿った環状の姿態を有してい
る。この後、熱酸化により溝の表面を含む半導体基体の
露出表面にシリコン酸化膜１６ａを形成し、さらに全面
にシリコン窒化膜７ａを形成する。次に、例えばＢＰＳ
Ｇ膜等の絶縁膜８ａを溝の中に埋設し、表面にマスク酸
化膜９を形成した後、Ｎ型コレクタ領域１０，Ｐ型ベー
ス領域（図示せず），Ｎ型エミッタ領域（図示せず）等
を形成し、コレクタ等に対する電極１１を形成する。
の略断面図である図６を参照すると、バイポーラメモリ
等を構成する従来のバイポーラトランジスタは、Ｐ型シ
リコン基板１とＰ型シリコン基板１上にＮ型埋め込み層
２を介して成長させたＮ型エピタキシャル層３とを半導
体基体とし、バイポーラトランジスタ等の半導体素子を
形成する領域を囲んでＮ型エピタキシャル層３の表面か
らＰ型シリコン基板１中に達する溝を設け、この溝に垂
直にＰ型不純物をイオン注入して熱処理を行なうことに
より高濃度Ｐ型領域４ｂを形成する。この高濃度Ｐ型領
域４ｂは、この溝の底部に沿った環状の姿態を有してい
る。この後、熱酸化により溝の表面を含む半導体基体の
露出表面にシリコン酸化膜１６ａを形成し、さらに全面
にシリコン窒化膜７ａを形成する。次に、例えばＢＰＳ
Ｇ膜等の絶縁膜８ａを溝の中に埋設し、表面にマスク酸
化膜９を形成した後、Ｎ型コレクタ領域１０，Ｐ型ベー
ス領域（図示せず），Ｎ型エミッタ領域（図示せず）等
を形成し、コレクタ等に対する電極１１を形成する。
【０００３】
【発明が解決しようとする課題】断面模式図である図７
を参照すると、前述のバイポーラトランジスタでは、パ
ッケージ，電極等を構成する材料に含まれる放射性元素
の崩壊により発生するα線が、Ｐ型シリコン基板１とＮ
型埋め込み層２との接合を横切るように入射すると、電
子・正孔対がこの入射軌跡に沿って発生する。Ｎ型埋め
込み層２，Ｐ型シリコン基板１の空乏層２３，２４は、
（いわゆるファネリング現象により）入射軌跡に沿って
この接合から押し広げられる。Ｐ型シリコン基板１に対
して、Ｎ型埋め込み層２はコレクタ領域を通じて正にバ
イアスされているため、入射軌跡に沿った空乏層２４の
広がりは大きく、入射軌跡に沿った空乏層２３の広がり
は小さくなる。このことと、Ｎ型埋め込み層２が正にバ
イアスされていることとから、特に空乏層２４の近傍に
発生した電子は収集されてコレクタ領域に注入し、コレ
クタ電位の低下を招き、回路内部にノイズを発生させ、
回路誤動作，メモリ等の保持情報の破壊（ソフトエラ
ー）を引き起しやすくなる。
を参照すると、前述のバイポーラトランジスタでは、パ
ッケージ，電極等を構成する材料に含まれる放射性元素
の崩壊により発生するα線が、Ｐ型シリコン基板１とＮ
型埋め込み層２との接合を横切るように入射すると、電
子・正孔対がこの入射軌跡に沿って発生する。Ｎ型埋め
込み層２，Ｐ型シリコン基板１の空乏層２３，２４は、
（いわゆるファネリング現象により）入射軌跡に沿って
この接合から押し広げられる。Ｐ型シリコン基板１に対
して、Ｎ型埋め込み層２はコレクタ領域を通じて正にバ
イアスされているため、入射軌跡に沿った空乏層２４の
広がりは大きく、入射軌跡に沿った空乏層２３の広がり
は小さくなる。このことと、Ｎ型埋め込み層２が正にバ
イアスされていることとから、特に空乏層２４の近傍に
発生した電子は収集されてコレクタ領域に注入し、コレ
クタ電位の低下を招き、回路内部にノイズを発生させ、
回路誤動作，メモリ等の保持情報の破壊（ソフトエラ
ー）を引き起しやすくなる。
【０００４】このような構造でソフトエラー耐性を向上
させるためにＰ型シリコン基板１の不純物濃度を高くし
て、ファネリング現象による空乏層２４の広がりを抑え
るという方法もとられるが、この方法では、素子部の接
合容量が増加し、メモリ等では情報の読出し，書込み時
間が遅れるという欠点がある。
させるためにＰ型シリコン基板１の不純物濃度を高くし
て、ファネリング現象による空乏層２４の広がりを抑え
るという方法もとられるが、この方法では、素子部の接
合容量が増加し、メモリ等では情報の読出し，書込み時
間が遅れるという欠点がある。
【０００５】
【課題を解決するための手段】本発明によると、一導電
型の半導体基板，この半導体基板表面に設けられた逆導
電型の埋め込み層，およびこの埋め込み層を介して半導
体基板上に設けられた逆導電型のエピタキシャル層から
なる半導体基体と、半導体基体の表面に設けられた半導
体素子と、半導体素子の周囲を囲んでエピタキシャル
層，および埋め込み層を貫通して底部が半導体基板中に
設けられた溝と、この溝の底部に埋設された高濃度の一
導電型の不純物を含有した膜と、この溝の底部に接続
し，少なくともこの底部に囲まれた領域を含み，底部の
周囲の半導体基板中に埋め込み層と分離した姿態を有し
て設けられた高濃度一導電型半導体領域と、を有するこ
とを特徴とする半導体装置が得られる。
型の半導体基板，この半導体基板表面に設けられた逆導
電型の埋め込み層，およびこの埋め込み層を介して半導
体基板上に設けられた逆導電型のエピタキシャル層から
なる半導体基体と、半導体基体の表面に設けられた半導
体素子と、半導体素子の周囲を囲んでエピタキシャル
層，および埋め込み層を貫通して底部が半導体基板中に
設けられた溝と、この溝の底部に埋設された高濃度の一
導電型の不純物を含有した膜と、この溝の底部に接続
し，少なくともこの底部に囲まれた領域を含み，底部の
周囲の半導体基板中に埋め込み層と分離した姿態を有し
て設けられた高濃度一導電型半導体領域と、を有するこ
とを特徴とする半導体装置が得られる。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】本発明はバイポーラメモリ等の半導体集積
回路を構成するバイポーラトランジスタの構造，製造方
法に関するものであるが、本発明の実施例の説明は、１
つのバイポーラトランジスタの構造，製造方法について
行なう。
回路を構成するバイポーラトランジスタの構造，製造方
法に関するものであるが、本発明の実施例の説明は、１
つのバイポーラトランジスタの構造，製造方法について
行なう。
【０００８】バイポーラトランジスタの略断面図である
図１を参照すると、本発明の第１の実施例の半導体装置
は、Ｐ型シリコン基板１とＰ型シリコン基板１上にＮ型
埋め込み層２を介して成長させたＮ型エピタキシャル層
３とからなる半導体基体に形成される。Ｎ型エピタキシ
ャル層３の表面には、Ｎ型コレクタ領域１０等（Ｐ型ベ
ース領域，Ｎ型エミット領域は、図示を省略する）から
なるバイポーラトランジスタが設けられている。Ｎ型エ
ピタキシャル層３上には、マスク酸化膜９が設けられて
いる。このマスク酸化膜９に設けられた開口部を介し
て、Ｎ型コレクタ領域１０等に接続される電極１１が設
けられている。バイポーラトランジスタ等の半導体素子
の周囲には、Ｎ型エピタキシャル層３，Ｎ型埋め込み層
２を貫通して、Ｎ型エピタキシャル層３の表面からＰ型
シリコン基板１中に達する溝が設けられている。
図１を参照すると、本発明の第１の実施例の半導体装置
は、Ｐ型シリコン基板１とＰ型シリコン基板１上にＮ型
埋め込み層２を介して成長させたＮ型エピタキシャル層
３とからなる半導体基体に形成される。Ｎ型エピタキシ
ャル層３の表面には、Ｎ型コレクタ領域１０等（Ｐ型ベ
ース領域，Ｎ型エミット領域は、図示を省略する）から
なるバイポーラトランジスタが設けられている。Ｎ型エ
ピタキシャル層３上には、マスク酸化膜９が設けられて
いる。このマスク酸化膜９に設けられた開口部を介し
て、Ｎ型コレクタ領域１０等に接続される電極１１が設
けられている。バイポーラトランジスタ等の半導体素子
の周囲には、Ｎ型エピタキシャル層３，Ｎ型埋め込み層
２を貫通して、Ｎ型エピタキシャル層３の表面からＰ型
シリコン基板１中に達する溝が設けられている。
【０００９】この溝の底部には、ボロンガラス膜（以
下、ＢＳＧ膜と記す）５が埋設されている。ＢＳＧ膜５
を拡散ソースとして形成された高濃度Ｐ型領域４ａは、
この溝のＢＳＧ膜５と接続し，このＢＳＧ膜５により囲
まれた領域（上記半導体素子が形成された直下のＰ型シ
リコン基板１中の領域）を含んだこのＢＳＧ膜５の周辺
に設けられている。この高濃度Ｐ型領域４ａは、上記Ｎ
型埋め込み層２とは直接に接触していない。この高濃度
Ｐ型領域４ａは、チャネルストッパーとしても機能す
る。この溝の側面に露出したシリコン表面には熱酸化に
よるシリコン酸化膜６ａが設けられ、このシリコン酸化
膜６ａの表面とＢＳＧ膜５の表面とを覆ったシリコン窒
化膜７ａが設けられている。さらにこの溝には、例えば
ＢＰＳＧ膜からなる絶縁膜８ａが埋め込まれている。
下、ＢＳＧ膜と記す）５が埋設されている。ＢＳＧ膜５
を拡散ソースとして形成された高濃度Ｐ型領域４ａは、
この溝のＢＳＧ膜５と接続し，このＢＳＧ膜５により囲
まれた領域（上記半導体素子が形成された直下のＰ型シ
リコン基板１中の領域）を含んだこのＢＳＧ膜５の周辺
に設けられている。この高濃度Ｐ型領域４ａは、上記Ｎ
型埋め込み層２とは直接に接触していない。この高濃度
Ｐ型領域４ａは、チャネルストッパーとしても機能す
る。この溝の側面に露出したシリコン表面には熱酸化に
よるシリコン酸化膜６ａが設けられ、このシリコン酸化
膜６ａの表面とＢＳＧ膜５の表面とを覆ったシリコン窒
化膜７ａが設けられている。さらにこの溝には、例えば
ＢＰＳＧ膜からなる絶縁膜８ａが埋め込まれている。
【００１０】次に、半導体装置の製造方法を説明するた
めの主要工程順の略断面図である図２と図１とを併せて
参照すると、上記第１の実施例のバイポーラトランジス
タは以下のように形成される。まず、Ｐ型シリコン基板
１の表面にＮ型埋め込み層２を形成し、膜厚約１．０μ
ｍのＮ型エピタキシャル層３を成長させる。異方性エン
チングにより、Ｎ型エピタキシャル層３，Ｎ型埋め込み
層２を貫通して、Ｎ型エピタキシャル層３の表面からＰ
型シリコン基板１中に達する幅約１．０μｍ，深さ約
６．５μｍの溝を形成する。全面にＢＳＧ膜を堆積した
後、例えば弗酸：水＝６：３０の弗酸水溶液でエッチバ
ックを行ない、この溝の底部にのみ膜厚約１．０μｍの
ＢＳＧ膜５を残す。高温の熱処理を施すことにより、こ
のＢＳＧ膜５を拡散ソースとした高濃度Ｐ型領域４ａが
前述の姿態を有して形成される〔図２（ａ）〕。
めの主要工程順の略断面図である図２と図１とを併せて
参照すると、上記第１の実施例のバイポーラトランジス
タは以下のように形成される。まず、Ｐ型シリコン基板
１の表面にＮ型埋め込み層２を形成し、膜厚約１．０μ
ｍのＮ型エピタキシャル層３を成長させる。異方性エン
チングにより、Ｎ型エピタキシャル層３，Ｎ型埋め込み
層２を貫通して、Ｎ型エピタキシャル層３の表面からＰ
型シリコン基板１中に達する幅約１．０μｍ，深さ約
６．５μｍの溝を形成する。全面にＢＳＧ膜を堆積した
後、例えば弗酸：水＝６：３０の弗酸水溶液でエッチバ
ックを行ない、この溝の底部にのみ膜厚約１．０μｍの
ＢＳＧ膜５を残す。高温の熱処理を施すことにより、こ
のＢＳＧ膜５を拡散ソースとした高濃度Ｐ型領域４ａが
前述の姿態を有して形成される〔図２（ａ）〕。
【００１１】次に、熱酸化を行ない、Ｎ型エピタキシャ
ル層３の上面および溝の側面に露出したシリコン表面に
膜厚約６０ｎｍのシリコン酸化膜６を形成する。続い
て、全面に膜厚約８０ｎｍのシリコン窒化膜７を堆積さ
せる。次に、例えばＢＰＳＧ膜等の絶縁膜を堆積し、リ
フロー等により表面が平坦化された絶縁膜８を形成する
〔図２（ｂ）〕。
ル層３の上面および溝の側面に露出したシリコン表面に
膜厚約６０ｎｍのシリコン酸化膜６を形成する。続い
て、全面に膜厚約８０ｎｍのシリコン窒化膜７を堆積さ
せる。次に、例えばＢＰＳＧ膜等の絶縁膜を堆積し、リ
フロー等により表面が平坦化された絶縁膜８を形成する
〔図２（ｂ）〕。
【００１２】更にエピタキシャル層３の上面のシリコン
窒化膜７が露出するまで絶縁膜８のエッチバックを行な
い、エピタキシャル層３の上面のシリコン窒化膜７，シ
リコン酸化膜６をエッチング除去する。その結果、溝の
内部はシリコン酸化膜６ａ，シリコン窒化膜７ａ，絶縁
膜８ａにより充填される。全面にマスク酸化膜９を形成
し、このマスク酸化膜９に開口部を設けてリンの拡散に
よるＮ型コレクタ領域１０形成し、Ｐ型ベース領域（図
示せず）およびＮ型エミッタ領域（図示せず）を形成し
た後、電極１１を形成する〔図１〕。
窒化膜７が露出するまで絶縁膜８のエッチバックを行な
い、エピタキシャル層３の上面のシリコン窒化膜７，シ
リコン酸化膜６をエッチング除去する。その結果、溝の
内部はシリコン酸化膜６ａ，シリコン窒化膜７ａ，絶縁
膜８ａにより充填される。全面にマスク酸化膜９を形成
し、このマスク酸化膜９に開口部を設けてリンの拡散に
よるＮ型コレクタ領域１０形成し、Ｐ型ベース領域（図
示せず）およびＮ型エミッタ領域（図示せず）を形成し
た後、電極１１を形成する〔図１〕。
【００１３】高濃度Ｐ型領域４ａが、前述の高濃度Ｐ型
領域４ｂ（図１参照）のような環状の姿態を有さずに、
上述のような姿態を有するのは、ＢＳＧ膜５の不純物濃
度が極めて高いためである。従来の方法では、垂直入射
のイオン注入により、溝の底部の近傍にのみ高濃度の領
域を形成することは不可能である（仮に高ドーズ注入を
行なうと、注入の分散によりＮ型埋め込み層２と接続し
た姿態で高濃度Ｐ型領域４ｂが形成され、Ｐ型シリコン
基板１の不純物濃度を高く設定したのと同じ問題点が発
生する）。
領域４ｂ（図１参照）のような環状の姿態を有さずに、
上述のような姿態を有するのは、ＢＳＧ膜５の不純物濃
度が極めて高いためである。従来の方法では、垂直入射
のイオン注入により、溝の底部の近傍にのみ高濃度の領
域を形成することは不可能である（仮に高ドーズ注入を
行なうと、注入の分散によりＮ型埋め込み層２と接続し
た姿態で高濃度Ｐ型領域４ｂが形成され、Ｐ型シリコン
基板１の不純物濃度を高く設定したのと同じ問題点が発
生する）。
【００１４】次に、バイポーラトランジスタのソフトエ
ラーを説明するための断面模式図である図３を参照する
と、上記第１の実施例では、α線が入射した場合、従来
のバイポーラトランジスタと同様に、Ｎ型埋め込み層
２，Ｐ型シリコン基板１の空乏層はファネリング現象に
よりα線の入射軌跡に沿ってそれぞれ押し広げられた空
乏層１３，１４となる。空乏層１４の広がりは、高濃度
Ｐ型領域４ａの存在により抑制され、空乏層２４（図７
参照）に比較して大幅に小さくなる。Ｎ型埋め込み層２
が正にバイアスされていることから、α線の入射により
形成された電子・正孔対のうち、空乏層１４の近傍の電
子は収集されてＮ型コレクタ領域１０に流れるが、空乏
層１４から離れた部分で発生した電子・正孔対の電子は
この高濃度Ｐ型領域４ａに阻まれて収集されない。すな
わち、α線の入射により電子・正孔対が形成されても、
収集されてＮ型コレクタ領域１０に流入する電子の量は
大幅に減少する。ファネリング現象が収まると、この電
子・正孔対の電子，正孔は、それぞれ自然拡散する。
ラーを説明するための断面模式図である図３を参照する
と、上記第１の実施例では、α線が入射した場合、従来
のバイポーラトランジスタと同様に、Ｎ型埋め込み層
２，Ｐ型シリコン基板１の空乏層はファネリング現象に
よりα線の入射軌跡に沿ってそれぞれ押し広げられた空
乏層１３，１４となる。空乏層１４の広がりは、高濃度
Ｐ型領域４ａの存在により抑制され、空乏層２４（図７
参照）に比較して大幅に小さくなる。Ｎ型埋め込み層２
が正にバイアスされていることから、α線の入射により
形成された電子・正孔対のうち、空乏層１４の近傍の電
子は収集されてＮ型コレクタ領域１０に流れるが、空乏
層１４から離れた部分で発生した電子・正孔対の電子は
この高濃度Ｐ型領域４ａに阻まれて収集されない。すな
わち、α線の入射により電子・正孔対が形成されても、
収集されてＮ型コレクタ領域１０に流入する電子の量は
大幅に減少する。ファネリング現象が収まると、この電
子・正孔対の電子，正孔は、それぞれ自然拡散する。
【００１５】バイポーラトランジスタの略断面図である
図４を参照すると、本発明の第２の実施例の半導体装置
は、Ｐ型シリコン基板１とＰ型シリコン基板１上にＮ型
埋め込み層２を介して成長させたＮ型エピタキシャル層
３とからなる半導体基体に形成される。Ｎ型エピタキシ
ャル層３の表面には、Ｎ型コレクタ領域１０等（Ｐ型ベ
ース領域，Ｎ型エミット領域は、図示を省略する）から
なるバイポーラトランジスタが設けられている。Ｎ型エ
ピタキシャル層３上には、マスク酸化膜９が設けられて
いる。このマスク酸化膜９に設けられた開口部を介し
て、Ｎ型コレクタ領域１０等に接続される電極１１が設
けられている。バイポーラトランジスタ等の半導体素子
の周囲には、Ｎ型エピタキシャル層３，Ｎ型埋め込み層
２を貫通して、Ｎ型エピタキシャル層３の表面からＰ型
シリコン基板１中に達する溝が設けられている。
図４を参照すると、本発明の第２の実施例の半導体装置
は、Ｐ型シリコン基板１とＰ型シリコン基板１上にＮ型
埋め込み層２を介して成長させたＮ型エピタキシャル層
３とからなる半導体基体に形成される。Ｎ型エピタキシ
ャル層３の表面には、Ｎ型コレクタ領域１０等（Ｐ型ベ
ース領域，Ｎ型エミット領域は、図示を省略する）から
なるバイポーラトランジスタが設けられている。Ｎ型エ
ピタキシャル層３上には、マスク酸化膜９が設けられて
いる。このマスク酸化膜９に設けられた開口部を介し
て、Ｎ型コレクタ領域１０等に接続される電極１１が設
けられている。バイポーラトランジスタ等の半導体素子
の周囲には、Ｎ型エピタキシャル層３，Ｎ型埋め込み層
２を貫通して、Ｎ型エピタキシャル層３の表面からＰ型
シリコン基板１中に達する溝が設けられている。
【００１６】この溝の底部には、Ｐ型多結晶シリコン膜
１２が埋設されている。Ｐ型多結晶シリコン膜１２を拡
散ソースとして形成された高濃度Ｐ型領域４ａは、この
溝のＰ型多結晶シリコン膜１２と接続し，このＰ型多結
晶シリコン膜１２により囲まれた領域（上記半導体素子
が形成された直下のＰ型シリコン基板１中の領域）を含
んだこのＰ型多結晶シリコン膜１２の周辺に設けられて
いる。この高濃度Ｐ型領域４ａは、上記Ｎ型埋め込み層
２とは直接に接触していない。この高濃度Ｐ型領域４ａ
は、チャネルストッパーとしても機能する。この溝に露
出したシリコン表面には熱酸化によるシリコン酸化膜１
６ａが設けられ、このシリコン酸化膜１６ａの表面を覆
ったシリコン窒化膜７ａが設けられている。さらにこの
溝には、例えばＢＰＳＧ膜からなる絶縁膜８ａが埋め込
まれている。
１２が埋設されている。Ｐ型多結晶シリコン膜１２を拡
散ソースとして形成された高濃度Ｐ型領域４ａは、この
溝のＰ型多結晶シリコン膜１２と接続し，このＰ型多結
晶シリコン膜１２により囲まれた領域（上記半導体素子
が形成された直下のＰ型シリコン基板１中の領域）を含
んだこのＰ型多結晶シリコン膜１２の周辺に設けられて
いる。この高濃度Ｐ型領域４ａは、上記Ｎ型埋め込み層
２とは直接に接触していない。この高濃度Ｐ型領域４ａ
は、チャネルストッパーとしても機能する。この溝に露
出したシリコン表面には熱酸化によるシリコン酸化膜１
６ａが設けられ、このシリコン酸化膜１６ａの表面を覆
ったシリコン窒化膜７ａが設けられている。さらにこの
溝には、例えばＢＰＳＧ膜からなる絶縁膜８ａが埋め込
まれている。
【００１７】次に、半導体装置の製造方法を説明するた
めの主要工程順の略断面図である図５と図４とを併せて
参照すると、上記第２の実施例のバイポーラトランジス
タは以下のように形成される。まず、Ｐ型シリコン基板
１の表面にＮ型埋め込み層２を形成し、膜厚約１．０μ
ｍのＮ型エピタキシャル層３を成長させる。異方性エン
チングにより、Ｎ型エピタキシャル層３，Ｎ型埋め込み
層２を貫通して、Ｎ型エピタキシャル層３の表面からＰ
型シリコン基板１中に達する幅約１．０μｍ，深さ約
６．５μｍの溝を形成する。全面にＣＶＤ法，不純物拡
散により膜厚約０．５μｍのＰ型多結晶シリコン膜を形
成した後、例えばヒドラジンによるエッチバックを行な
い、この溝の底部にのみ膜厚約１．０μｍのＰ型多結晶
シリコン膜１２を残す。高温の熱処理を施すことによ
り、このＰ型多結晶シリコン膜１２を拡散ソースとした
高濃度Ｐ型領域４ａが前述の姿態を有して形成される
〔図５（ａ）〕。
めの主要工程順の略断面図である図５と図４とを併せて
参照すると、上記第２の実施例のバイポーラトランジス
タは以下のように形成される。まず、Ｐ型シリコン基板
１の表面にＮ型埋め込み層２を形成し、膜厚約１．０μ
ｍのＮ型エピタキシャル層３を成長させる。異方性エン
チングにより、Ｎ型エピタキシャル層３，Ｎ型埋め込み
層２を貫通して、Ｎ型エピタキシャル層３の表面からＰ
型シリコン基板１中に達する幅約１．０μｍ，深さ約
６．５μｍの溝を形成する。全面にＣＶＤ法，不純物拡
散により膜厚約０．５μｍのＰ型多結晶シリコン膜を形
成した後、例えばヒドラジンによるエッチバックを行な
い、この溝の底部にのみ膜厚約１．０μｍのＰ型多結晶
シリコン膜１２を残す。高温の熱処理を施すことによ
り、このＰ型多結晶シリコン膜１２を拡散ソースとした
高濃度Ｐ型領域４ａが前述の姿態を有して形成される
〔図５（ａ）〕。
【００１８】次に、熱酸化を行ない、Ｎ型エピタキシャ
ル層３の上面および溝の表面に露出したシリコン表面に
膜厚約４０ｎｍのシリコン酸化膜１６を形成する。続い
て、全面に膜厚約８０ｎｍのシリコン窒化膜７を堆積さ
せる。次に、例えばＢＰＳＧ膜等の絶縁膜を堆積し、リ
フロー等により表面が平坦化された絶縁膜８を形成する
〔図５（ｂ）〕。
ル層３の上面および溝の表面に露出したシリコン表面に
膜厚約４０ｎｍのシリコン酸化膜１６を形成する。続い
て、全面に膜厚約８０ｎｍのシリコン窒化膜７を堆積さ
せる。次に、例えばＢＰＳＧ膜等の絶縁膜を堆積し、リ
フロー等により表面が平坦化された絶縁膜８を形成する
〔図５（ｂ）〕。
【００１９】更にエピタキシャル層３の上面のシリコン
窒化膜７が露出するまで絶縁膜８のエッチバックを行な
い、エピタキシャル層３の上面のシリコン窒化膜７，シ
リコン酸化膜１６をエッチング除去する。その結果、溝
の内部はシリコン酸化膜１６ａ，シリコン窒化膜７ａ，
絶縁膜８ａにより充填される。全面にマスク酸化膜９を
形成し、このマスク酸化膜９に開口部を設けてリンの拡
散によるＮ型コレクタ領域１０形成し、Ｐ型ベース領域
（図示せず）およびＮ型エミッタ領域（図示せず）を形
成した後、電極１１を形成する〔図４〕。
窒化膜７が露出するまで絶縁膜８のエッチバックを行な
い、エピタキシャル層３の上面のシリコン窒化膜７，シ
リコン酸化膜１６をエッチング除去する。その結果、溝
の内部はシリコン酸化膜１６ａ，シリコン窒化膜７ａ，
絶縁膜８ａにより充填される。全面にマスク酸化膜９を
形成し、このマスク酸化膜９に開口部を設けてリンの拡
散によるＮ型コレクタ領域１０形成し、Ｐ型ベース領域
（図示せず）およびＮ型エミッタ領域（図示せず）を形
成した後、電極１１を形成する〔図４〕。
【００２０】上記第２の実施例では、前述の第１の実施
例に比較して、溝に対する段差被覆性が良好な形状で多
結晶シリコン膜を堆積できるため、溝の底部に残すＰ型
多結晶シリコン膜１２の膜厚をＢＳＧ膜の膜厚より均一
にすることが容易になり、それぞれの高濃度Ｐ型領域４
ａの形状が一様になるという利点がある。
例に比較して、溝に対する段差被覆性が良好な形状で多
結晶シリコン膜を堆積できるため、溝の底部に残すＰ型
多結晶シリコン膜１２の膜厚をＢＳＧ膜の膜厚より均一
にすることが容易になり、それぞれの高濃度Ｐ型領域４
ａの形状が一様になるという利点がある。
【００２１】
【発明の効果】以上説明したように本発明は、一導電型
の半導体基板，この半導体基板表面に設けられた逆導電
型の埋め込み層，およびこの埋め込み層を介して半導体
基板上に設けられた逆導電型のエピタキシャル層からな
る半導体基体の表面に形成された半導体素子の素子分離
領域が、半導体素子を囲んでエピタキシャル層および埋
め込み層を貫通して底部が半導体基板中に設けられた
溝，およびこの溝の底部に接続して少なくともこの底部
に囲まれた領域を含んで底部の周囲の半導体基板中に埋
め込み層と分離した姿態を有してこの溝の底部に埋設さ
れた高濃度の一導電型の不純物を含有した膜を拡散ソー
スとして形成された高濃度一導電型半導体領域から構成
される。すなわち、この半導体素子の底部には、一導電
型の半導体基板を介して、上記高濃度一導電型半導体領
域が隙間なく設けられている。
の半導体基板，この半導体基板表面に設けられた逆導電
型の埋め込み層，およびこの埋め込み層を介して半導体
基板上に設けられた逆導電型のエピタキシャル層からな
る半導体基体の表面に形成された半導体素子の素子分離
領域が、半導体素子を囲んでエピタキシャル層および埋
め込み層を貫通して底部が半導体基板中に設けられた
溝，およびこの溝の底部に接続して少なくともこの底部
に囲まれた領域を含んで底部の周囲の半導体基板中に埋
め込み層と分離した姿態を有してこの溝の底部に埋設さ
れた高濃度の一導電型の不純物を含有した膜を拡散ソー
スとして形成された高濃度一導電型半導体領域から構成
される。すなわち、この半導体素子の底部には、一導電
型の半導体基板を介して、上記高濃度一導電型半導体領
域が隙間なく設けられている。
【００２２】その結果、一導電型の半導体基板の不純物
濃度を高めることなく、半導体素子のソフトエラー耐性
を向上させることが可能となる。
濃度を高めることなく、半導体素子のソフトエラー耐性
を向上させることが可能となる。
【図１】本発明の第１の実施例を説明するための略断面
図である。
図である。
【図２】上記第１の実施例の製造方法を説明するための
主要工程順の略断面図である。
主要工程順の略断面図である。
【図３】上記第１の実施例の作用，効果を説明するため
の断面模式図である。
の断面模式図である。
【図４】本発明の第２の実施例を説明するための略断面
図である。
図である。
【図５】上記第２の実施例の製造方法を説明するための
主要工程順の略断面図である。
主要工程順の略断面図である。
【図６】従来のバイポーラトランジスタを説明するため
の略断面図である。
の略断面図である。
【図７】従来のバイポーラトランジスタの問題点を説明
するための断面模式図である。
するための断面模式図である。
１ Ｐ型シリコン基板 ２ Ｎ型埋め込み層 ３ Ｎ型エピタキシャル層 ４ａ，４ｂ 高濃度Ｐ型領域 ５ ＢＳＧ膜 ６，６ａ，１６，１６ａ シリコン酸化膜 ７，７ａ シリコン窒化膜 ８，８ａ 絶縁膜 ９ マスク酸化膜 １０ Ｎ型コレクタ領域 １１ 電極 １２ Ｐ型多結晶シリコン膜 １３，１４，２３，２４ 空乏層
Claims (2)
- 【請求項１】 一導電型の半導体基板，前記半導体基板
表面に設けられた逆導電型の埋め込み層，および前記埋
め込み層を介して前記半導体基板上に設けられた逆導電
型のエピタキシャル層からなる半導体基体と、 前記半導体基体の表面に設けられた半導体素子と、 前記半導体素子の周囲を囲んで前記エピタキシャル層，
および前記埋め込み層を貫通して底部が前記半導体基板
中に設けられた溝と、 前記溝の前記底部に埋設された高濃度の一導電型の不純
物を含有した膜と、 前記溝の前記底部に接続し，少なくとも前記底部に囲ま
れた領域を含み，前記底部の周囲の前記半導体基板中に
前記埋め込み層と分離した姿態を有して設けられた高濃
度一導電型半導体領域と、 を有することを特徴とする半導体装置。 - 【請求項２】 一導電型の半導体基板の表面に逆導電型
の埋め込み層を形成し、前記埋め込み層介して前記半導
体基板上に設けられた逆導電型のエピタキシャル層を形
成し、半導体素子を形成する領域を囲んで前記エピタキ
シャル層の表面から前記半導体基板中に達する溝を形成
する工程と、 前記溝の底部に一導電型不純物を高濃度に含んだ膜を埋
設し、高温の熱処理を施し、前記溝に絶縁膜を埋め込む
工程と、 前記半導体素子を形成する領域に、半導体素子を形成す
る工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18483392A JPH0629306A (ja) | 1992-07-13 | 1992-07-13 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18483392A JPH0629306A (ja) | 1992-07-13 | 1992-07-13 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0629306A true JPH0629306A (ja) | 1994-02-04 |
Family
ID=16160107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18483392A Withdrawn JPH0629306A (ja) | 1992-07-13 | 1992-07-13 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0629306A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363741A (ja) * | 1986-09-05 | 1988-03-22 | Toray Ind Inc | オキシメチレン共重合体組成物 |
| EP1033751A2 (en) * | 1999-03-01 | 2000-09-06 | Richard A. Blanchard | Method for forming buried layers with top-side contacts and the resulting structure |
-
1992
- 1992-07-13 JP JP18483392A patent/JPH0629306A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6363741A (ja) * | 1986-09-05 | 1988-03-22 | Toray Ind Inc | オキシメチレン共重合体組成物 |
| JPH0643544B2 (ja) * | 1986-09-05 | 1994-06-08 | 東レ株式会社 | オキシメチレン共重合体組成物 |
| EP1033751A2 (en) * | 1999-03-01 | 2000-09-06 | Richard A. Blanchard | Method for forming buried layers with top-side contacts and the resulting structure |
| EP1033751A3 (en) * | 1999-03-01 | 2000-12-20 | Richard A. Blanchard | Method for forming buried layers with top-side contacts and the resulting structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |