JPH03248556A - バイポーラ集積回路装置 - Google Patents
バイポーラ集積回路装置Info
- Publication number
- JPH03248556A JPH03248556A JP2047685A JP4768590A JPH03248556A JP H03248556 A JPH03248556 A JP H03248556A JP 2047685 A JP2047685 A JP 2047685A JP 4768590 A JP4768590 A JP 4768590A JP H03248556 A JPH03248556 A JP H03248556A
- Authority
- JP
- Japan
- Prior art keywords
- type
- semiconductor layer
- layer
- doped
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 230000015654 memory Effects 0.000 abstract description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 16
- 229910052710 silicon Inorganic materials 0.000 abstract description 16
- 239000010703 silicon Substances 0.000 abstract description 16
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000005260 alpha ray Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/10—DRAM devices comprising bipolar components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/925—Bridge rectifier module
Landscapes
- Semiconductor Memories (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特にアルファ線耐
性を必要するバイポーラ集積回路装置に関する。
性を必要するバイポーラ集積回路装置に関する。
従来、バイポーラメモリは第５図に示すように、例えば
Ｐ型シリコン基板１上の高濃度Ｎ型埋込み層４上に形成
された低濃度のＮ型エピタキシャル層５上に、選択的に
Ｐ型不純物を拡散して形成された縦型ＮＰＮ）ランジス
タの高濃度Ｐ型ベース領域８．横型ＰＮＰ）ランジスタ
の高濃度Ｐ型エミッタ領域７を有する。
Ｐ型シリコン基板１上の高濃度Ｎ型埋込み層４上に形成
された低濃度のＮ型エピタキシャル層５上に、選択的に
Ｐ型不純物を拡散して形成された縦型ＮＰＮ）ランジス
タの高濃度Ｐ型ベース領域８．横型ＰＮＰ）ランジスタ
の高濃度Ｐ型エミッタ領域７を有する。
さらに、多結晶シリコンからのＮ型不純物の拡散による
縦型ＮＰＮ）ランジスタの高濃度Ｎ型コレクタ領域９．
高濃度Ｎ型エミッタ領域１０有し、５ｉ０２膜１１の所
定箇所に開口したコンタクト孔に電極１２が形成されて
いる。また、Ｎ型エピタキシャル層５の表面から高濃度
Ｎ型半導体層４までを貫く絶縁領域６が設けられ、これ
により素子分離がなされている。
縦型ＮＰＮ）ランジスタの高濃度Ｎ型コレクタ領域９．
高濃度Ｎ型エミッタ領域１０有し、５ｉ０２膜１１の所
定箇所に開口したコンタクト孔に電極１２が形成されて
いる。また、Ｎ型エピタキシャル層５の表面から高濃度
Ｎ型半導体層４までを貫く絶縁領域６が設けられ、これ
により素子分離がなされている。
配線材料等に含まれる放射性元素の崩壊によってアルフ
ァ線が発生し、これがＰ型シリコン基板１と高濃度Ｎ型
埋込み層４との接合部分に入射することにより、電子・
正孔対を発生する。このとき、高濃度Ｎ型埋込み層４は
Ｐ型シリコン基板１に対して正にバイアスされているた
め、高濃度Ｎ型埋込み層４への電子の収集が起る。さら
に、アルファ線の入射の軌跡に沿って空乏層が広がるこ
とで発生した電子を収集する過程（ファネリング現象）
も同時に起るため、高濃度Ｎ型埋込み層４への電子の収
集はより多くなる。このため、メモリセルのコレクタ電
極に対して、収集電子による電流が発生し、フリップフ
ロ・ツブの状態反転を起すというソフトエラーの問題が
ある。
ァ線が発生し、これがＰ型シリコン基板１と高濃度Ｎ型
埋込み層４との接合部分に入射することにより、電子・
正孔対を発生する。このとき、高濃度Ｎ型埋込み層４は
Ｐ型シリコン基板１に対して正にバイアスされているた
め、高濃度Ｎ型埋込み層４への電子の収集が起る。さら
に、アルファ線の入射の軌跡に沿って空乏層が広がるこ
とで発生した電子を収集する過程（ファネリング現象）
も同時に起るため、高濃度Ｎ型埋込み層４への電子の収
集はより多くなる。このため、メモリセルのコレクタ電
極に対して、収集電子による電流が発生し、フリップフ
ロ・ツブの状態反転を起すというソフトエラーの問題が
ある。
アルファ線耐性向上の一環として、ファネリング現象を
抑制するために、Ｐ型シリコン基板１の濃度を高くする
ことで、空乏層の広がりを抑え、高濃度Ｎ型埋込み層４
への電子の収集を減らすという手段がとられていた。
抑制するために、Ｐ型シリコン基板１の濃度を高くする
ことで、空乏層の広がりを抑え、高濃度Ｎ型埋込み層４
への電子の収集を減らすという手段がとられていた。
上述した従来のバイポーラメモリは、アルファ線耐性向
上のために、半導体基板の濃度を高くしなければならず
、このためメモリセル部の容量が増加し、情報の読出し
、書込み時間が遅れるという欠点がある。
上のために、半導体基板の濃度を高くしなければならず
、このためメモリセル部の容量が増加し、情報の読出し
、書込み時間が遅れるという欠点がある。
本発明のバイポーラ集積回路装置は、第１の導電型を有
する半導体基板中の所定位置に高濃度第１導電型半導体
層を有し、半導体基板表面の所望の位置に高濃度第１導
電型半導体層に直接接しない高濃度第２導電型半導体層
を有し、半導体基板表面上の全面に低濃度第２導電型半
導体層を有している。また、本発明のバイポーラ集積回
路装置は、低濃度第２導電型半導体層の表面から高濃度
第１導電型半導体層までを貫く絶縁領域を有している。
する半導体基板中の所定位置に高濃度第１導電型半導体
層を有し、半導体基板表面の所望の位置に高濃度第１導
電型半導体層に直接接しない高濃度第２導電型半導体層
を有し、半導体基板表面上の全面に低濃度第２導電型半
導体層を有している。また、本発明のバイポーラ集積回
路装置は、低濃度第２導電型半導体層の表面から高濃度
第１導電型半導体層までを貫く絶縁領域を有している。
次に本発明について図面を参照して説明する。
第１図（ａ＞は本発明の第１の実施例のバイポーラメモ
リセルの断面図である。本実施例におけるバイポーラメ
モリは、例えば、Ｐ型シリコン基板１上に高濃度Ｐ型半
導体層２を介して低濃度Ｐ型半導体層３を設けており、
低濃度Ｐ型半導体層３上に高濃度Ｎ型埋込み層４を介し
て成長した低濃度のＮ型エピタキシャル層５上に、選択
的にＰ型不純物を拡散して形成された縦型ＮＰＮ）ラン
ジスタの高濃度Ｐ型ベース領域８．横型ＰＮＩ））う〉
・ジスタの高濃度Ｐ型エミッタ領域７を有する。
リセルの断面図である。本実施例におけるバイポーラメ
モリは、例えば、Ｐ型シリコン基板１上に高濃度Ｐ型半
導体層２を介して低濃度Ｐ型半導体層３を設けており、
低濃度Ｐ型半導体層３上に高濃度Ｎ型埋込み層４を介し
て成長した低濃度のＮ型エピタキシャル層５上に、選択
的にＰ型不純物を拡散して形成された縦型ＮＰＮ）ラン
ジスタの高濃度Ｐ型ベース領域８．横型ＰＮＩ））う〉
・ジスタの高濃度Ｐ型エミッタ領域７を有する。
さらに、多結晶シリコンからのＮ型不純物の拡散による
縦型ＮＰＮ）ランジスタの高濃度Ｎ型コレクタ領域９．
高濃度Ｎ型エミッタ領域１ｏ有し、ＳｉＯ□膜１１の所
定箇所に開口したコンタクト孔にｔ極１２が形成されて
いる。また、Ｎ型エピタキシャル層５の表面から高濃度
Ｐ型半導体層２までを貫く絶縁領域６が設けられ、これ
により素子分離がなされている。
縦型ＮＰＮ）ランジスタの高濃度Ｎ型コレクタ領域９．
高濃度Ｎ型エミッタ領域１ｏ有し、ＳｉＯ□膜１１の所
定箇所に開口したコンタクト孔にｔ極１２が形成されて
いる。また、Ｎ型エピタキシャル層５の表面から高濃度
Ｐ型半導体層２までを貫く絶縁領域６が設けられ、これ
により素子分離がなされている。
縦型ＮＰＮ Ｆ−ランジスタの高濃度Ｐ型ベース領域８
は横型ＰＮＰ）ランジスタの高濃度Ｐ型コレクタ領域と
しても機能する。また、Ｎ型エピタキシャル層５は横型
ＰＮＰ ）ランジスタのベース領域として機能する。
は横型ＰＮＰ）ランジスタの高濃度Ｐ型コレクタ領域と
しても機能する。また、Ｎ型エピタキシャル層５は横型
ＰＮＰ ）ランジスタのベース領域として機能する。
第１図（ｂ）は、第１図（ａ）のＡ−Ａ’線に沿う不純
物濃度の分布図である。
物濃度の分布図である。
本実施例において、低濃度Ｐ型半導体層３は空乏層が高
濃度Ｐ型半導体層２まで達しない厚さであり、Ｐ型シリ
コン基板１と高濃度Ｎ型埋込み層４との間が１．６■に
逆バイアスされているときの空乏層の厚さが０．７μｍ
であることがら、１μｍ程度必要である。
濃度Ｐ型半導体層２まで達しない厚さであり、Ｐ型シリ
コン基板１と高濃度Ｎ型埋込み層４との間が１．６■に
逆バイアスされているときの空乏層の厚さが０．７μｍ
であることがら、１μｍ程度必要である。
次に、製造工程の主要部分を、図を参照して説明する。
第２図（ａ＞、（ｂ）は第１の実施例の主要工程図であ
る。ＭＢＥ法を用いて、Ｐ型シリコン基板１上に高濃度
Ｐ型半導体層２を０．５μｍ、低濃度Ｐ型半導体層３を
１．５μｍ、高濃度Ｎ型埋込み層を１．５μｍ、低濃度
のＮ型エピタキシャル層５を１．０μｍ連続して形成す
る。ＭＢＥ法であるため、低温で各半導体層とも均一な
濃度、膜厚に制御良く形成することができる。
る。ＭＢＥ法を用いて、Ｐ型シリコン基板１上に高濃度
Ｐ型半導体層２を０．５μｍ、低濃度Ｐ型半導体層３を
１．５μｍ、高濃度Ｎ型埋込み層を１．５μｍ、低濃度
のＮ型エピタキシャル層５を１．０μｍ連続して形成す
る。ＭＢＥ法であるため、低温で各半導体層とも均一な
濃度、膜厚に制御良く形成することができる。
次に、Ｎ型エピタキシャル層５表面がら、高濃度Ｐ型半
導体層２まで貫く湧（図示せず）を形成してから溝の表
面に熱酸化膜を形成し、その後溝を多結晶シリコンまた
は誘電体で埋設して絶縁領域６を形成する。
導体層２まで貫く湧（図示せず）を形成してから溝の表
面に熱酸化膜を形成し、その後溝を多結晶シリコンまた
は誘電体で埋設して絶縁領域６を形成する。
続いて、縦型ＮＰＮ ）ランジスタの高濃度Ｐ型ベース
領域８．横型ＰＮＰ）ランジスタの高濃度Ｐ型エミッタ
領域７．縦型ＮＰＮ）ランジスタの高濃度Ｎ型コレクタ
領域９．高濃度Ｎ型エミッタ領域１０．ＳｉＯ□膜１１
．電極１２を形成し、第１図（ａ）に示したバイポーラ
メモリを製造する。
領域８．横型ＰＮＰ）ランジスタの高濃度Ｐ型エミッタ
領域７．縦型ＮＰＮ）ランジスタの高濃度Ｎ型コレクタ
領域９．高濃度Ｎ型エミッタ領域１０．ＳｉＯ□膜１１
．電極１２を形成し、第１図（ａ）に示したバイポーラ
メモリを製造する。
次に本発明の第２の実施例について説明する。
バイポーラメモリセル部の断面図を第３図に示す。第１
の実施例と異なるのは、メモリセル部およびアルファ線
耐性が必要な周辺回路部に、局所的に高濃度Ｐ型半導体
層２を設けることである。
の実施例と異なるのは、メモリセル部およびアルファ線
耐性が必要な周辺回路部に、局所的に高濃度Ｐ型半導体
層２を設けることである。
これによって、高速性が要求され、かつ、アルファ線耐
性を必要としない周辺回路部は、従来と全く変わらない
容量が確保され、高速動作を犠牲にすることが避けられ
る。
性を必要としない周辺回路部は、従来と全く変わらない
容量が確保され、高速動作を犠牲にすることが避けられ
る。
次に、本実施例の主要工程を、第４図（ａ）。
（ｂ）を用いて説明する。
まず、Ｐ型シリコン基板１上に形成されたマスク酸化膜
１３をイオン注入のマスクとして用い、ボロンを４００
ｋｅＶ以上のエネルギーで注入し、Ｐ型シリコン基板１
の１μｍ以上の深さの所望の領域に高濃度Ｐ型半導体層
２を形成する。ここで、第１の実施例における低濃度Ｐ
型半導体層に相当する部分は、本実施例においてはＰ型
シリコン基板となっている。
１３をイオン注入のマスクとして用い、ボロンを４００
ｋｅＶ以上のエネルギーで注入し、Ｐ型シリコン基板１
の１μｍ以上の深さの所望の領域に高濃度Ｐ型半導体層
２を形成する。ここで、第１の実施例における低濃度Ｐ
型半導体層に相当する部分は、本実施例においてはＰ型
シリコン基板となっている。
次に、マスク酸化膜１３を除去してがら、高濃度Ｎ型埋
込み層４．低濃度のＮ型エピタクシャル層５を形成する
。メモリセル部、絶縁領域の形成方法は第１の実施例と
同じである。
込み層４．低濃度のＮ型エピタクシャル層５を形成する
。メモリセル部、絶縁領域の形成方法は第１の実施例と
同じである。
なお、本発明の実施例としてバイポーラメモリをとりあ
げたが、半導体基板、埋込み層等の導電型を適宜選択す
ることによりＢ ｉ ＣＭＯＳ集積回路装置におけるバ
イポーラ集積回路に適用することも可能である。
げたが、半導体基板、埋込み層等の導電型を適宜選択す
ることによりＢ ｉ ＣＭＯＳ集積回路装置におけるバ
イポーラ集積回路に適用することも可能である。
以上説明したように本発明の実施例は、バイポーラ集積
回路装置における少なくともアルファ線耐性を要する領
域において、その領域の高濃度Ｎ型埋込み層直下の少な
くとも１μｍの深さのＰ型シリコン基板中に高濃度Ｐ型
半導体層を形成しておくことにより、バイポーラ素子と
基板間の容量を増大させることなく、アルファ線耐性を
確保することができる。このためメモリセル部の容量は
増加することなく、情報の読出し、書込み時間が遅れる
ということは避けられる。
回路装置における少なくともアルファ線耐性を要する領
域において、その領域の高濃度Ｎ型埋込み層直下の少な
くとも１μｍの深さのＰ型シリコン基板中に高濃度Ｐ型
半導体層を形成しておくことにより、バイポーラ素子と
基板間の容量を増大させることなく、アルファ線耐性を
確保することができる。このためメモリセル部の容量は
増加することなく、情報の読出し、書込み時間が遅れる
ということは避けられる。
アルファ線耐性の確保に関して述べる。まず、高濃度Ｐ
型半導体層は深さ方向に濃度が減少している（第１図（
ｂ）参照）ため、深さ方向とは逆の方向に電界が発生し
、アルファ線により発生した電子のうちＰ型シリコン基
板から高濃度Ｎ型埋込み層への拡散が、この電界に妨げ
られるため、高濃度Ｎ型埋込み層に収集する電子を低減
することができる。
型半導体層は深さ方向に濃度が減少している（第１図（
ｂ）参照）ため、深さ方向とは逆の方向に電界が発生し
、アルファ線により発生した電子のうちＰ型シリコン基
板から高濃度Ｎ型埋込み層への拡散が、この電界に妨げ
られるため、高濃度Ｎ型埋込み層に収集する電子を低減
することができる。
次に、絶縁領域が高濃度Ｐ型半導体層を貫いているため
、高濃度Ｎ型埋込み層および高濃度Ｐ型半導体層の中間
層であるＰ型半導体層（第１の実施例では低濃度Ｐ型半
導体層、第２の実施例ではＰ型シリコン基板）における
アルファ線により発生した電子の横方向拡散は絶縁領域
の存在により妨げられる。
、高濃度Ｎ型埋込み層および高濃度Ｐ型半導体層の中間
層であるＰ型半導体層（第１の実施例では低濃度Ｐ型半
導体層、第２の実施例ではＰ型シリコン基板）における
アルファ線により発生した電子の横方向拡散は絶縁領域
の存在により妨げられる。
また、高濃度Ｐ型半導体層の存在により、ファネリング
現象による空乏層の広がりは抑制され、このためファネ
リング現象による電子の発生は低減し、高濃度Ｎ型埋込
み層中への電子の収集量はより少なくなる。
現象による空乏層の広がりは抑制され、このためファネ
リング現象による電子の発生は低減し、高濃度Ｎ型埋込
み層中への電子の収集量はより少なくなる。
上述の３項目の効果により、高濃度Ｎ型埋込み層中への
電子の収集量は極めて少なくすることができるため、ア
ルファ線の入射によるメモリセル等での電位変動は軽減
でき、例えば、メモリセルにおける状態反転を防止でき
る。
電子の収集量は極めて少なくすることができるため、ア
ルファ線の入射によるメモリセル等での電位変動は軽減
でき、例えば、メモリセルにおける状態反転を防止でき
る。
第１図（ａ）は本発明の第１の実施例のバイポーラメモ
リセルの断面図、第１図（ｂ）は第１の実施例の不純物
濃度の分布図、第２図（ａ）。 （ｂ）は第１の実施例の主要製造工程の断面図、第３図
は本発明の第２の実施例のバイポーラメモリセルの断面
図、第４図（ａ）、（ｂ）は第２の実施例の主要製造工
程の断面図、第５図は従来のバイポーラメモリセルの断
面図である。 １・・・Ｐ型シリコン基板、２・・・高濃度Ｐ型半導体
層、３・・・低濃度Ｐ型半導体層、４・・・高濃度Ｎ型
埋込み層、５・・・Ｎ型エピタキシャル層、６・・・絶
縁領域、７・・高濃度Ｐ型エミッタ領域、８・・・高濃
度Ｐ型ベース領域、９・・・高濃度Ｎ型コルクタ領域、
１０・・・高濃度Ｎ型エミッタ領域、１１・・・ＳｉＯ
□膜、１２・・・電極、１３・・・マスク酸化膜。
リセルの断面図、第１図（ｂ）は第１の実施例の不純物
濃度の分布図、第２図（ａ）。 （ｂ）は第１の実施例の主要製造工程の断面図、第３図
は本発明の第２の実施例のバイポーラメモリセルの断面
図、第４図（ａ）、（ｂ）は第２の実施例の主要製造工
程の断面図、第５図は従来のバイポーラメモリセルの断
面図である。 １・・・Ｐ型シリコン基板、２・・・高濃度Ｐ型半導体
層、３・・・低濃度Ｐ型半導体層、４・・・高濃度Ｎ型
埋込み層、５・・・Ｎ型エピタキシャル層、６・・・絶
縁領域、７・・高濃度Ｐ型エミッタ領域、８・・・高濃
度Ｐ型ベース領域、９・・・高濃度Ｎ型コルクタ領域、
１０・・・高濃度Ｎ型エミッタ領域、１１・・・ＳｉＯ
□膜、１２・・・電極、１３・・・マスク酸化膜。
Claims (2)
- （１）第１の導電型を有する半導体基板中の所定位置に
高濃度第１導電型半導体層を有し、前記半導体基板表面
の所望の位置に前記高濃度第１導電型半導体層に直接接
しない高濃度第２導電型半導体層を有し、前記半導体基
板表面上の全面に低濃度第２導電型半導体層を有するこ
と特徴とする半導体集積回路装置。 - （２）前記低濃度第２導電型半導体層の表面から前記高
濃度第１導電型半導体層までを貫く絶縁領域を有するこ
とを特徴とする請求項（１）記載の半導体集積回路装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047685A JP2643524B2 (ja) | 1990-02-27 | 1990-02-27 | バイポーラ集積回路装置 |
| US07/954,698 US5296731A (en) | 1990-02-27 | 1992-09-30 | Semiconductor integrated circuit device with alpha rays resistance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2047685A JP2643524B2 (ja) | 1990-02-27 | 1990-02-27 | バイポーラ集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03248556A true JPH03248556A (ja) | 1991-11-06 |
| JP2643524B2 JP2643524B2 (ja) | 1997-08-20 |
Family
ID=12782137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2047685A Expired - Lifetime JP2643524B2 (ja) | 1990-02-27 | 1990-02-27 | バイポーラ集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5296731A (ja) |
| JP (1) | JP2643524B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3436462B2 (ja) * | 1996-11-01 | 2003-08-11 | 三菱電機株式会社 | 半導体装置 |
| JP2002359310A (ja) * | 2001-05-30 | 2002-12-13 | Matsushita Electric Ind Co Ltd | 半導体装置、及びその製造方法 |
| US7566951B2 (en) * | 2006-04-21 | 2009-07-28 | Memc Electronic Materials, Inc. | Silicon structures with improved resistance to radiation events |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104472A (ja) * | 1986-10-22 | 1988-05-09 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5123432B2 (ja) * | 1971-08-26 | 1976-07-16 | ||
| US4247862B1 (en) * | 1977-08-26 | 1995-12-26 | Intel Corp | Ionzation resistant mos structure |
| JPS59177960A (ja) * | 1983-03-28 | 1984-10-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US4937648A (en) * | 1986-03-12 | 1990-06-26 | Huang Jack S T | Resistant transistor |
-
1990
- 1990-02-27 JP JP2047685A patent/JP2643524B2/ja not_active Expired - Lifetime
-
1992
- 1992-09-30 US US07/954,698 patent/US5296731A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104472A (ja) * | 1986-10-22 | 1988-05-09 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2643524B2 (ja) | 1997-08-20 |
| US5296731A (en) | 1994-03-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4047217A (en) | High-gain, high-voltage transistor for linear integrated circuits | |
| JPH0567753A (ja) | 二重構造ウエルを有する半導体装置およびその製造方法 | |
| US4998155A (en) | Radiation-hardened semiconductor device with surface layer | |
| JP3122118B2 (ja) | 半導体装置 | |
| JPH03248556A (ja) | バイポーラ集積回路装置 | |
| JPS61113270A (ja) | モノリシックトランジスタ論理回路 | |
| JPH0313757B2 (ja) | ||
| JPH0638478B2 (ja) | 半導体装置 | |
| JP2864843B2 (ja) | バイポーラ型半導体記憶装置 | |
| JP2519509B2 (ja) | 半導体記憶装置 | |
| JPH0629306A (ja) | 半導体装置およびその製造方法 | |
| JPS63237462A (ja) | スタテイツク型半導体記憶装置およびその製造方法 | |
| JPH03284872A (ja) | 半導体装置およびその製造方法 | |
| JPS6223153A (ja) | 半導体記憶装置 | |
| JPH02278736A (ja) | 半導体装置 | |
| JPS62159461A (ja) | 半導体装置 | |
| JPS61234068A (ja) | バイポ−ラｒａｍ | |
| JPH07335662A (ja) | 半導体装置およびその製造方法 | |
| JPH0262046A (ja) | 半導体装置 | |
| JPH05335329A (ja) | 半導体装置及びその製造方法 | |
| JPH0831530B2 (ja) | 半導体集積回路装置 | |
| JPH0371668A (ja) | 半導体集積回路装置 | |
| JPS58171853A (ja) | 耐放射線半導体集積回路装置 | |
| JPH03237726A (ja) | 半導体装置および光電変換装置 | |
| JPH0442831B2 (ja) |