JPS62159461A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62159461A JPS62159461A JP61000553A JP55386A JPS62159461A JP S62159461 A JPS62159461 A JP S62159461A JP 61000553 A JP61000553 A JP 61000553A JP 55386 A JP55386 A JP 55386A JP S62159461 A JPS62159461 A JP S62159461A
- Authority
- JP
- Japan
- Prior art keywords
- type
- layer
- barrier
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bipolar Transistors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、バイポーラ・トランジスタの樒造及び製造に
関し、特にα線によるメモリ破壊を防ぐのに好適なトラ
ンジスタの製造に関するものである。
関し、特にα線によるメモリ破壊を防ぐのに好適なトラ
ンジスタの製造に関するものである。
パッケージ（半導体チップを収容する容器）を構成する
材料から微量ながらα線が放射され、そのα線粒子が半
導体基板に入射すると電子と正孔の対が発生し半導体メ
モリの記憶情報が破壊されることは周知である。このよ
うな情報破壊は、当初ＭＯＳメモリにおいて見出されソ
フトエラーと称されている。その後、このソフトエラー
は、バイポーラメモリにおいても発生することが見出さ
れ、どのように対策を行うか設計上の大きな問題となっ
ている。
材料から微量ながらα線が放射され、そのα線粒子が半
導体基板に入射すると電子と正孔の対が発生し半導体メ
モリの記憶情報が破壊されることは周知である。このよ
うな情報破壊は、当初ＭＯＳメモリにおいて見出されソ
フトエラーと称されている。その後、このソフトエラー
は、バイポーラメモリにおいても発生することが見出さ
れ、どのように対策を行うか設計上の大きな問題となっ
ている。
本発明の説明に入る前に、まず、バイポーラメモリの、
α線によるソフトエラーの発生機構について簡単に説明
する。
α線によるソフトエラーの発生機構について簡単に説明
する。
第１図は、基板にα線が入射した時の様子を図示してい
る。α線がシリコン基板１内に入射すると電子２４と正
孔２３の対が発生する０発生する電荷量はトランジスタ
等の活性領域内よりも、ｐ基板１内で発生する方がはる
かに多い、ｐ基板１内で発生した対電荷’２３．２４の
うち、電子は拡散および、ファンネリング効果と呼ばれ
る現象によりｎ十埋込層２２に集まる。ファンネリング
効果はｐｎ接合をα線が貢通する時に起こり、不純物濃
度が低い方が効果が大きい、これが雑音電流となリ、そ
の量が多い時には記憶情報が破壊される。
る。α線がシリコン基板１内に入射すると電子２４と正
孔２３の対が発生する０発生する電荷量はトランジスタ
等の活性領域内よりも、ｐ基板１内で発生する方がはる
かに多い、ｐ基板１内で発生した対電荷’２３．２４の
うち、電子は拡散および、ファンネリング効果と呼ばれ
る現象によりｎ十埋込層２２に集まる。ファンネリング
効果はｐｎ接合をα線が貢通する時に起こり、不純物濃
度が低い方が効果が大きい、これが雑音電流となリ、そ
の量が多い時には記憶情報が破壊される。
この情報破壊を防ぐには、α線の入射を防ぐか。
α線が入射しても集まる電荷量が少なくなるようにする
か、メモリセル自体を雑音電流に強い特性を持つように
するか、のいずれかの方法がとられる。第１の方法とし
ては、チップ表面を、数１０μｍ以上の厚さのα線を含
まぬ物質の被膜で被う方法が知られている。この方法は
α線が物質内では最大７０μｍ程度しか浸入し得ないこ
とを利用して、その浸入距離より厚い被膜で被い、α線
がシリコンに到達するのを防いでいろ。第２の方法とし
ては、基板に適当な不純物濃度をもたせ、α線の入射に
より発生した電荷の流入を抑えている。
か、メモリセル自体を雑音電流に強い特性を持つように
するか、のいずれかの方法がとられる。第１の方法とし
ては、チップ表面を、数１０μｍ以上の厚さのα線を含
まぬ物質の被膜で被う方法が知られている。この方法は
α線が物質内では最大７０μｍ程度しか浸入し得ないこ
とを利用して、その浸入距離より厚い被膜で被い、α線
がシリコンに到達するのを防いでいろ。第２の方法とし
ては、基板に適当な不純物濃度をもたせ、α線の入射に
より発生した電荷の流入を抑えている。
第３の方法としては、メモリセルのコレクタ・ノードと
グランドまたは交流的にグランドと考えてよいノードと
の間にコンデンサを挿入するという方法がある。
グランドまたは交流的にグランドと考えてよいノードと
の間にコンデンサを挿入するという方法がある。
第２の方法の例として、第２図に示すように、トランジ
スタの活性領域２０の下層に高濃度のｐ型層（ｐ十層）
２１を設けて電位に勾配を持たせる方法が知られている
。この方法は、高濃度のｐ十層２１で電子と正孔との再
結合を促進させると同時に、電位勾配により電子の移動
を妨げる効果を利用したものである。
スタの活性領域２０の下層に高濃度のｐ型層（ｐ十層）
２１を設けて電位に勾配を持たせる方法が知られている
。この方法は、高濃度のｐ十層２１で電子と正孔との再
結合を促進させると同時に、電位勾配により電子の移動
を妨げる効果を利用したものである。
しかし、この方法では、電位勾配を大きくするのに限度
があり、ｐ十層を越えて流れて来る電子があると考えら
れ、第１．第３の方法を組み合わせることにより初めて
大きな効果が得られる。
があり、ｐ十層を越えて流れて来る電子があると考えら
れ、第１．第３の方法を組み合わせることにより初めて
大きな効果が得られる。
本発明の目的は、α線によるメモリ破壊に強いメモリセ
ルの製造方法を提供することにある。
ルの製造方法を提供することにある。
基板にα線が入射した時、α線の飛跡に沿って電子−正
孔対が発生する。この電子や正孔が拡散してメモリセル
に流れ込むとメモリ破壊を引き起こすことはよく知られ
た現象である。メモリ破壊が起きないようにするために
は、α線の入射によって発生したキャリアの流入を無く
すか、電荷の変化に対して強い回路構成にしなければな
らない。
孔対が発生する。この電子や正孔が拡散してメモリセル
に流れ込むとメモリ破壊を引き起こすことはよく知られ
た現象である。メモリ破壊が起きないようにするために
は、α線の入射によって発生したキャリアの流入を無く
すか、電荷の変化に対して強い回路構成にしなければな
らない。
本発明はキャリアの流入を減少させるための襦造とその
製造方法を提供するものである。
製造方法を提供するものである。
ｐ型層で発生した電子−正孔対のうち消滅せずに拡散し
た電子はｎ型層に流入し得るが、正孔はｐｎ接合のポテ
ンシャルバリアによって接合を越えられない。逆にｎ型
層中で発生した電子と正孔では、正孔はｐ型層へ流れ込
み得るが電子は接合を越えることができない。従って、
ｐｎ接合と、ｎｐ接合を重ねることによりキャリアの流
入を妨げる効果がある。
た電子はｎ型層に流入し得るが、正孔はｐｎ接合のポテ
ンシャルバリアによって接合を越えられない。逆にｎ型
層中で発生した電子と正孔では、正孔はｐ型層へ流れ込
み得るが電子は接合を越えることができない。従って、
ｐｎ接合と、ｎｐ接合を重ねることによりキャリアの流
入を妨げる効果がある。
本発明では、まずｐ型基板に高エネルギーイオン注入に
よりｎ型層を形成しバリアとする（第３図）。このバリ
アにより表面層はα線によるキャリアの発生に対して障
害を受けない。
よりｎ型層を形成しバリアとする（第３図）。このバリ
アにより表面層はα線によるキャリアの発生に対して障
害を受けない。
次に、第４図に示すように基板表面にサブコレクタ領域
となる高濃度ｎ型領域を、バリアのｎ型層に接触しない
ように熱拡散によって形成する。
となる高濃度ｎ型領域を、バリアのｎ型層に接触しない
ように熱拡散によって形成する。
さらに、トランジスタの能動領域を形成する層をエピタ
キシャル成長した後に、第５図に示すように、表面から
高濃度ｎ型層と高濃度ｐ型層を拡散によって形成して、
それぞれバリアとなる層と、バリア上層のｐ型層の電極
とする。これらの電極により各層にバイアス電圧を印加
することが可能となり、α線が入射したことにより発生
した電荷の流入を最小にするように、障壁の高さを調節
できる。
キシャル成長した後に、第５図に示すように、表面から
高濃度ｎ型層と高濃度ｐ型層を拡散によって形成して、
それぞれバリアとなる層と、バリア上層のｐ型層の電極
とする。これらの電極により各層にバイアス電圧を印加
することが可能となり、α線が入射したことにより発生
した電荷の流入を最小にするように、障壁の高さを調節
できる。
以上の方法を用いると、広範囲に渡ってα線の影響を受
けにくい領域を確保することが可能となる。
けにくい領域を確保することが可能となる。
以下、本発明の詳細な説明する。
第３図に示すように高エネルギーイオン注入によりバリ
アの層２を形成するが、この層の深さは、後に拡散によ
って形成する高濃度ｎ型層３よりも深くなければならな
い。高濃度ｎ型層３の接合深さはアンチモンを１１７５
℃、４５分間熱拡散した場合約１．３μｍである。した
がって、バリア３の深さは２μｍ程度が望ましい。バリ
ア２を形成する不純物として、ヒ素を用いた場合数Ｍｅ
Ｖの高エネルギーで加速して注入する。
アの層２を形成するが、この層の深さは、後に拡散によ
って形成する高濃度ｎ型層３よりも深くなければならな
い。高濃度ｎ型層３の接合深さはアンチモンを１１７５
℃、４５分間熱拡散した場合約１．３μｍである。した
がって、バリア３の深さは２μｍ程度が望ましい。バリ
ア２を形成する不純物として、ヒ素を用いた場合数Ｍｅ
Ｖの高エネルギーで加速して注入する。
バリア２形成後、第４図に示すように前記高濃度ｎ型層
３を形成し、第６図に示すようにエピタキシャル・シリ
コン層５を約１μｍ沈着する。
３を形成し、第６図に示すようにエピタキシャル・シリ
コン層５を約１μｍ沈着する。
その後、第７図に示すようにアイソレーション領域とな
る部分と、トランジスタの能動領域とコレクタ電極の間
の部分のエピタキシャル層をホトリップラフイで掘り、
チャネル・ストパ４を、ホウ素等のアクセプタ不純物を
イオン注入することにより形成する。
る部分と、トランジスタの能動領域とコレクタ電極の間
の部分のエピタキシャル層をホトリップラフイで掘り、
チャネル・ストパ４を、ホウ素等のアクセプタ不純物を
イオン注入することにより形成する。
第８図に示すように、アイソレーション領域８をＬ Ｏ
Ｇ ＯＳ酸化することにより形成する。エピタキシャル
層が１μｍの場合には、エピタキシャル層のエツチング
深さは０．６〜０．７ ｔｔｍ、 ＬＯＣＯ５酸化で形
成する膜厚は１．２〜１．５μｍｌａ度が望ましい。
Ｇ ＯＳ酸化することにより形成する。エピタキシャル
層が１μｍの場合には、エピタキシャル層のエツチング
深さは０．６〜０．７ ｔｔｍ、 ＬＯＣＯ５酸化で形
成する膜厚は１．２〜１．５μｍｌａ度が望ましい。
第９図に示すように、基板１の電極を取るためのＰ型層
１２と、バリア層２の電極を取るためのｎ型層１３を、
それぞれホウ素、リンの熱拡散により形成する。さらに
、トランジスタのベース９゜エミッタ１０及びコレクタ
電極１１を熱拡散又はイオン注入により形成する。その
後、第１０図に示すように各電極にアルミニウムを化学
蒸着（ＣＶｒ）） Ｌ、て配線を行う。
１２と、バリア層２の電極を取るためのｎ型層１３を、
それぞれホウ素、リンの熱拡散により形成する。さらに
、トランジスタのベース９゜エミッタ１０及びコレクタ
電極１１を熱拡散又はイオン注入により形成する。その
後、第１０図に示すように各電極にアルミニウムを化学
蒸着（ＣＶｒ）） Ｌ、て配線を行う。
本実施例で、α線の入射により発生した電荷がトランジ
スタに流入するのを弱めることができる。
スタに流入するのを弱めることができる。
第１１図は第２の実施例を示したものである。
本実施例では、バリア層２の上に特開５６−１５５６で
示されている高性能な自己整合型バイポーラ・トランジ
スタを形成したものである。
示されている高性能な自己整合型バイポーラ・トランジ
スタを形成したものである。
第１２図は第３の実施例を示したもので、バリア層２の
上にショットキ・バリア・ダイオードを形成している。
上にショットキ・バリア・ダイオードを形成している。
第２の実施例と第３の実施例を組み合わせることにより
、高速かつ高集積で、α線によるメ°モリ破壊に強いバ
イポーラ・メモリを実現できる。
、高速かつ高集積で、α線によるメ°モリ破壊に強いバ
イポーラ・メモリを実現できる。
本発明では低雑音特性の基板を筒中、なプロセスで製造
可能で、上層に形成する素子に対して悪影響を及ぼしに
くい構造を実現している。
可能で、上層に形成する素子に対して悪影響を及ぼしに
くい構造を実現している。
以下に実験データを示す。
第１３図（ａ）は本実験の測定システムを示したもので
ある。Ｐ型基板に一３ｖの電位を印加し、バリア層を接
地して、ｎ型埋込層の電位を変え。
ある。Ｐ型基板に一３ｖの電位を印加し、バリア層を接
地して、ｎ型埋込層の電位を変え。
２μＣｉ”’Ａｍのα線を照射しバリア層、ｎ型埋込層
に流れる電流を測定した。
に流れる電流を測定した。
第１３図（ｂ）が測定結果を示したもので、ｎ型埋込層
の電位が基板と等しくなった時にｎ型埋込層に流れる電
流が０になる。ｎ型埋込層の電位をさらに低くしても、
この効果は変わらない、これは、ファンネリング効果の
強さが基板−〇十埋込層間の電圧に強く依存しているた
めである。
の電位が基板と等しくなった時にｎ型埋込層に流れる電
流が０になる。ｎ型埋込層の電位をさらに低くしても、
この効果は変わらない、これは、ファンネリング効果の
強さが基板−〇十埋込層間の電圧に強く依存しているた
めである。
以上のことから、ｎ型埋込層の電位が基板と同じかより
低い時にα線により発生した電荷の影響がなくなるとい
うことができる。
低い時にα線により発生した電荷の影響がなくなるとい
うことができる。
なお、当然のことながら、本発明の精神から外れること
なく、伝導型を逆にし、不純物を変え、その他の修正を
加えることができる。
なく、伝導型を逆にし、不純物を変え、その他の修正を
加えることができる。
第１図は、α線が基板に入射した時の様子を示す断面図
、第２図は基板に高濃度ｐ型層を入れた従来例の断面図
、第３図から第１０図は第１の実施例の工程を示す断面
図、第１１図は第２の実施例の断面図、第１２図は第３
の実施例の断面図、第１３図は本発明の効果を検証する
測定実験のモデル図および測定結果を示すグラフである
。 １・・・基板、２・・・ｎ型バリア層、３・・・ｎ型埋
込層、４・・・チャネル・ストッパ、５・・・ｎ型エビ
タキシャ／Ｉｄｉ９．６・・・シリコン酸化膜、７・・
・ちつ化シリコン膜、８・・・アイソレーション領域、
９・・・ｐ型ベース領域、１０・・・ｎ型エミッタ領域
、１１・・・高濃度ｎ型コレクタ電極取り出し領域、１
２・・・高濃度ｐ型基板電極爪り出し領域、１３・・・
高濃度ｎ型バリア層電極取り出し領域、１４・・・電極
、１５・・・ｎ型多結晶シリコン、１６・・・ｎ型多結
晶シリコン、１７１１ 園 第 ２ 図 ￥Ｊ づ 国 ■ ５ ロ ３６ 凹 窩 ７ 図 Ｚｓ図 ￥Ｊ ９ 図
、第２図は基板に高濃度ｐ型層を入れた従来例の断面図
、第３図から第１０図は第１の実施例の工程を示す断面
図、第１１図は第２の実施例の断面図、第１２図は第３
の実施例の断面図、第１３図は本発明の効果を検証する
測定実験のモデル図および測定結果を示すグラフである
。 １・・・基板、２・・・ｎ型バリア層、３・・・ｎ型埋
込層、４・・・チャネル・ストッパ、５・・・ｎ型エビ
タキシャ／Ｉｄｉ９．６・・・シリコン酸化膜、７・・
・ちつ化シリコン膜、８・・・アイソレーション領域、
９・・・ｐ型ベース領域、１０・・・ｎ型エミッタ領域
、１１・・・高濃度ｎ型コレクタ電極取り出し領域、１
２・・・高濃度ｐ型基板電極爪り出し領域、１３・・・
高濃度ｎ型バリア層電極取り出し領域、１４・・・電極
、１５・・・ｎ型多結晶シリコン、１６・・・ｎ型多結
晶シリコン、１７１１ 園 第 ２ 図 ￥Ｊ づ 国 ■ ５ ロ ３６ 凹 窩 ７ 図 Ｚｓ図 ￥Ｊ ９ 図
Claims (1)
- １、第１導電型半導体基板中の第２導電型の第１領域と
、該第１領域に接触しないような基板表面の高濃度第２
導電型の第２領域と、前記第１領域に接し表層に達する
高濃度第２導電型の領域と、前記第１領域と第２領域の
間にある第１導電型領域に接し表層に達する高濃度第１
導電型領域とから成ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000553A JPS62159461A (ja) | 1986-01-08 | 1986-01-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61000553A JPS62159461A (ja) | 1986-01-08 | 1986-01-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62159461A true JPS62159461A (ja) | 1987-07-15 |
Family
ID=11476911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61000553A Pending JPS62159461A (ja) | 1986-01-08 | 1986-01-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62159461A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02144925A (ja) * | 1988-11-26 | 1990-06-04 | Nec Corp | 半導体装置 |
-
1986
- 1986-01-08 JP JP61000553A patent/JPS62159461A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02144925A (ja) * | 1988-11-26 | 1990-06-04 | Nec Corp | 半導体装置 |
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