JPS58171853A - 耐放射線半導体集積回路装置 - Google Patents
耐放射線半導体集積回路装置Info
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- JPS58171853A JPS58171853A JP57052285A JP5228582A JPS58171853A JP S58171853 A JPS58171853 A JP S58171853A JP 57052285 A JP57052285 A JP 57052285A JP 5228582 A JP5228582 A JP 5228582A JP S58171853 A JPS58171853 A JP S58171853A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置、とくに電子線、Ｘ線、
γ線などの電離性放射線照射に対して特性劣化の少ない
バイポーラ形半導体集積回路装置に関するものである。
γ線などの電離性放射線照射に対して特性劣化の少ない
バイポーラ形半導体集積回路装置に関するものである。
従来、バイポーラ形半導体集積回路装置、とくにｉ１図
にその断面を示すようｌｋ Ｉ Ｉ Ｌ （Ｉｎｔｅｇ
ｒａ−ｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）素
子に対し、電離性放射線１００が照射された場合、酸化
膜１中に正電荷５０や界面７にアクセプタ形の表面単位
が形成さ流部で電流利得が低下する（照射前の特性は曲
線２００の如くである）。このため、従来の構造では照
射量が１０”ｒａｄ以下でも回路動作不良を起こした。
にその断面を示すようｌｋ Ｉ Ｉ Ｌ （Ｉｎｔｅｇ
ｒａ−ｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）素
子に対し、電離性放射線１００が照射された場合、酸化
膜１中に正電荷５０や界面７にアクセプタ形の表面単位
が形成さ流部で電流利得が低下する（照射前の特性は曲
線２００の如くである）。このため、従来の構造では照
射量が１０”ｒａｄ以下でも回路動作不良を起こした。
なお、第１図において５はｎ＋型層、 ２はｎ型エピタ
キシャル層、３はｐ型層、４はｎ＋型層、６．１１．１
２．１３は電極である。 ｎ＋型層５は半導体基板、或
いは半導体基板内に形成され九ｎ＠１層である。 １３
はインジェクター、１２はベース、１１および６はコレ
クター等周知の構成である。
キシャル層、３はｐ型層、４はｎ＋型層、６．１１．１
２．１３は電極である。 ｎ＋型層５は半導体基板、或
いは半導体基板内に形成され九ｎ＠１層である。 １３
はインジェクター、１２はベース、１１および６はコレ
クター等周知の構成である。
本発明の目的は、かかる従来の欠点を改良し、放射線耐
量の大きいバイポーラ形半導体集積回路装置を提供する
ことにある。
量の大きいバイポーラ形半導体集積回路装置を提供する
ことにある。
低電流部での電流利得の低下は、表面再結合速度が大き
く、注入された少数キャリア成分が表面に達したとき、
再結合してベース電流成分を増大させることに起因して
いる。したがって、接合部を含む表面部に少数キャリア
が到達しにくい構造にすれば、再結合電流成分を減少さ
せることができ、等測的にベース電流成分を小さくでき
る。これによシミ流利得の低下を防止することができる
。
く、注入された少数キャリア成分が表面に達したとき、
再結合してベース電流成分を増大させることに起因して
いる。したがって、接合部を含む表面部に少数キャリア
が到達しにくい構造にすれば、再結合電流成分を減少さ
せることができ、等測的にベース電流成分を小さくでき
る。これによシミ流利得の低下を防止することができる
。
本発明はこの原理を用いるものである。
よシ具体的には半導体領域上の酸化膜直下の半導体層の
ｐ形およびｎ影領域の表面部に１０１８ｃｍ−３以上の
高濃度不純物領域を形成するに要点がある。この場合、
高濃度不純物層域は半導体領域の主表面に達しているｐ
−ｎ接合部を少なくとも覆りている必要がある。又、こ
のｐ−ｎ接合部領域のみに高濃度不純物領域を設けても
良い。な設定される。
−以下、本発明を一実施例を用いて詳細に説明する。
ｐ形およびｎ影領域の表面部に１０１８ｃｍ−３以上の
高濃度不純物領域を形成するに要点がある。この場合、
高濃度不純物層域は半導体領域の主表面に達しているｐ
−ｎ接合部を少なくとも覆りている必要がある。又、こ
のｐ−ｎ接合部領域のみに高濃度不純物領域を設けても
良い。な設定される。
−以下、本発明を一実施例を用いて詳細に説明する。
第３図は本発明の半導体集積回路装置の主要部の断面図
である。
である。
第３図において、ｐ形層３０表面部にはｐ＋層９を、ｎ
形エピタキシャル層２の表面部にはｎ＋層８を、それぞ
れ形成する。このｐ＋層９およびｎ 層８を設けること
が肝要であｐ且、と＜Ｋｐｐ形層３ｎ形エピタキシャル
層２の接合表面部はｐ＋層９とｎ＋層８が接するように
形成することが重要である。他の構成はこれまでに周知
のＩＩＬ素子の構成と同様である。形成方法は、熱拡散
、バイアスされた場合、少数キャリアとしてホールはｎ
形層へ、電子はｐ形層へ注入されるが、酸化膜１の直下
のシリコン表面部へは、不純物濃度勾配が逆のため、逆
電界がかかシ到達する少数キャリヤは指数関数的に減少
する。し九がって、表面での再結合電流は指数関数的に
おさえられる。また、ｐ形層とｎ形層の表面部の接合は
ｐ＋・ｎ＋接合となっているため、表面部の接合部の空
乏層幅も小さい。従って表面部の空乏層内での再結合電
流も小さくなる。その結果、第４図に示したように１電
流利得βは、照射前のコレクタ電流（Ｉｃ）依存性−＠
２００に比べて、照射後は３０００程度であり、低電流
部でもほとんど低下しない。実施例ではｐ＋表面濃度を
ｌＱｃｍ 以上にｎ 表面濃度を１０ｃｍ 以上に
選んだところ、１０１ｒａｄ以上の放射線耐量を得え。
形エピタキシャル層２の表面部にはｎ＋層８を、それぞ
れ形成する。このｐ＋層９およびｎ 層８を設けること
が肝要であｐ且、と＜Ｋｐｐ形層３ｎ形エピタキシャル
層２の接合表面部はｐ＋層９とｎ＋層８が接するように
形成することが重要である。他の構成はこれまでに周知
のＩＩＬ素子の構成と同様である。形成方法は、熱拡散
、バイアスされた場合、少数キャリアとしてホールはｎ
形層へ、電子はｐ形層へ注入されるが、酸化膜１の直下
のシリコン表面部へは、不純物濃度勾配が逆のため、逆
電界がかかシ到達する少数キャリヤは指数関数的に減少
する。し九がって、表面での再結合電流は指数関数的に
おさえられる。また、ｐ形層とｎ形層の表面部の接合は
ｐ＋・ｎ＋接合となっているため、表面部の接合部の空
乏層幅も小さい。従って表面部の空乏層内での再結合電
流も小さくなる。その結果、第４図に示したように１電
流利得βは、照射前のコレクタ電流（Ｉｃ）依存性−＠
２００に比べて、照射後は３０００程度であり、低電流
部でもほとんど低下しない。実施例ではｐ＋表面濃度を
ｌＱｃｍ 以上にｎ 表面濃度を１０ｃｍ 以上に
選んだところ、１０１ｒａｄ以上の放射線耐量を得え。
高濃度不純物層のｊさけ０．２μｍとなした。なお、第
３図において、第１図と同一符号の部位は同一部位を示
している。
３図において、第１図と同一符号の部位は同一部位を示
している。
本発明の第２の実施例を第５図に示す。第１の実施例に
おいて、ＩＩＬ素子の周辺部にだけ表面濃度が１０ｃｍ
以上のｎ＋層ｌＯを設け、ｐ形層３とｎ形層２の接
合表面部の空乏層幅をさらに縮少化したものである。こ
れによシ第１の実施例に加えて放射線耐量を増加させる
ことができる。
おいて、ＩＩＬ素子の周辺部にだけ表面濃度が１０ｃｍ
以上のｎ＋層ｌＯを設け、ｐ形層３とｎ形層２の接
合表面部の空乏層幅をさらに縮少化したものである。こ
れによシ第１の実施例に加えて放射線耐量を増加させる
ことができる。
他の構成は前述の実施例と同様である。又第５図におい
ても第１図と同一符号の部位は同一部位を示している。
ても第１図と同一符号の部位は同一部位を示している。
以上述べた如く、本発明によれば、電離性放射線照射に
よって生じた表面単位に対し、少数キャリアを表面部に
到達させないようにして表面再結合電流成分を抑制し、
結果として耐放射線特性を改善したものである。
よって生じた表面単位に対し、少数キャリアを表面部に
到達させないようにして表面再結合電流成分を抑制し、
結果として耐放射線特性を改善したものである。
このような構造にすることによｐ１酸化膜形成時に生ず
るプロセス上の汚染などに対しても強くなシ、耐放射線
だけでなく製造歩留シ向上にも役立つ。従って本発明は
工業上有用な利益をもたらすものと考える。
るプロセス上の汚染などに対しても強くなシ、耐放射線
だけでなく製造歩留シ向上にも役立つ。従って本発明は
工業上有用な利益をもたらすものと考える。
１１１図は従来のＩＩＬ素子の断面模型図ｓｓｚ図は従
来のＩＩＬ素子におけるβ−Ｉｃ％性曲線を示す図５ａ
ＩＩｓ図は本発明の菖１の実施例のＩＩＬ素子の主要部
の断面図、第４図は本発明の第ｌＯ実施例におけるβ−
Ｉ０特性曲線を示す図、第５図は本発明の第２の実施例
のＩＩＬ素子の主要部の断面図である。 １・・・酸化膜、２・・・ｎ形エピタキシャル層、３・
・・ｐ形層％ ４・ｎ １１１１層、５−ｎ５層、
６．１１．１２．１３・・・電極、７・・・表面準位、
８・・・、ｎ 形層、９曳・・ｐ＋形層、１０・・・ｎ
＋形層、５０・・・正電荷、１００・・・電離性放射線
、２００・・・照射前初期特性曲線、３００・・・照射
後特性曲線。 β・・・電流利得、ＩＣ・・・コレクタ電流。 特許出願人 工業技術院長 石 坂 誠 − フ 算１図 ￥よ図 →（ｌｃ） コレクタを流 第３（！ｌ ′！−争図 ＊ｓｒＡ
来のＩＩＬ素子におけるβ−Ｉｃ％性曲線を示す図５ａ
ＩＩｓ図は本発明の菖１の実施例のＩＩＬ素子の主要部
の断面図、第４図は本発明の第ｌＯ実施例におけるβ−
Ｉ０特性曲線を示す図、第５図は本発明の第２の実施例
のＩＩＬ素子の主要部の断面図である。 １・・・酸化膜、２・・・ｎ形エピタキシャル層、３・
・・ｐ形層％ ４・ｎ １１１１層、５−ｎ５層、
６．１１．１２．１３・・・電極、７・・・表面準位、
８・・・、ｎ 形層、９曳・・ｐ＋形層、１０・・・ｎ
＋形層、５０・・・正電荷、１００・・・電離性放射線
、２００・・・照射前初期特性曲線、３００・・・照射
後特性曲線。 β・・・電流利得、ＩＣ・・・コレクタ電流。 特許出願人 工業技術院長 石 坂 誠 − フ 算１図 ￥よ図 →（ｌｃ） コレクタを流 第３（！ｌ ′！−争図 ＊ｓｒＡ
Claims (1)
- 【特許請求の範囲】 １、バイポーラ型半導体集積回路装置における半導体領
域の主表面に達しているｐ、−ｎ接合部の該半導体領域
上の酸化膜直下の部分が少なくとも、ｌＱｃｍ 以上
の高濃度不純物領域で覆われ、且当該高濃度不純物領域
の各々はｐ−ｎ接合部を構成している各導電蓋を有して
成る構造を有することを特徴とする一導体集積回路装置
・ ２、前記高濃度不純物領域が前記半導体領域上の酸化膜
□直下の半導体層のｐ形およびｎ影領域の表面部にわた
って前記ｐ−ｎ接合部を含んで存在することを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 ３、前記バイポーラ型半導体集積回路装置は工ＩＩ４子
を含む装置なることを特徴とする特許請求の範囲第１項
又は第２項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052285A JPS58171853A (ja) | 1982-04-01 | 1982-04-01 | 耐放射線半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57052285A JPS58171853A (ja) | 1982-04-01 | 1982-04-01 | 耐放射線半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58171853A true JPS58171853A (ja) | 1983-10-08 |
Family
ID=12910521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57052285A Pending JPS58171853A (ja) | 1982-04-01 | 1982-04-01 | 耐放射線半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171853A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943536A (en) * | 1988-05-31 | 1990-07-24 | Texas Instruments, Incorporated | Transistor isolation |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS493571A (ja) * | 1972-04-21 | 1974-01-12 |
-
1982
- 1982-04-01 JP JP57052285A patent/JPS58171853A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS493571A (ja) * | 1972-04-21 | 1974-01-12 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4943536A (en) * | 1988-05-31 | 1990-07-24 | Texas Instruments, Incorporated | Transistor isolation |
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