JPS58105566A - 半導体構体 - Google Patents
半導体構体Info
- Publication number
- JPS58105566A JPS58105566A JP57209488A JP20948882A JPS58105566A JP S58105566 A JPS58105566 A JP S58105566A JP 57209488 A JP57209488 A JP 57209488A JP 20948882 A JP20948882 A JP 20948882A JP S58105566 A JPS58105566 A JP S58105566A
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- JP
- Japan
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- layer
- semiconductor
- semiconductor body
- substrate
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は第１の導電形のバルク部分と電子デバイスの形
成に適した主表面を有する半導体基体から成る半導体構
体に係る。
成に適した主表面を有する半導体基体から成る半導体構
体に係る。
従来技術
今日の高密度ＭＯＳランダム・アクセスメモリ（ＲＩＭ
、）の多くは、アルファ粒子により導入される１ソフト
“誤差を生じる。米国特許第４７ｘ １２，５７５号）
：ＪＭＯＳスイッチ−容量メモリセルについて述べてい
るが、単位面積当り比較的高い容量を有し、アルファ粒
子により生じる電荷（蓄積されたメモリ情報）の損失に
対し、抵抗を有する□容”貴構造を用いている。ｎ十形
ドレイン／ンース・ピットラインのようなメモリセルの
他の部分は、本質的にアルファ粒子の照射から保護され
ておらず、従ってそのような照射は情報誤差を被る可能
性がある。
、）の多くは、アルファ粒子により導入される１ソフト
“誤差を生じる。米国特許第４７ｘ １２，５７５号）
：ＪＭＯＳスイッチ−容量メモリセルについて述べてい
るが、単位面積当り比較的高い容量を有し、アルファ粒
子により生じる電荷（蓄積されたメモリ情報）の損失に
対し、抵抗を有する□容”貴構造を用いている。ｎ十形
ドレイン／ンース・ピットラインのようなメモリセルの
他の部分は、本質的にアルファ粒子の照射から保護され
ておらず、従ってそのような照射は情報誤差を被る可能
性がある。
一ソフト′誤差に対する保護の一方法として、出来上っ
た集積回路チップの最上部上に、アルファ粒子吸収被膜
を用いることが、提案されてきた。これらの被膜は集積
回路チップを破損する可能性るるいはチップ自身が破損
する可能性、ポンディ４ングワイヤを引き離す可能性が
るる。これはチップの１ソフト′誤差又は完全に破損す
る可能性がるる。
た集積回路チップの最上部上に、アルファ粒子吸収被膜
を用いることが、提案されてきた。これらの被膜は集積
回路チップを破損する可能性るるいはチップ自身が破損
する可能性、ポンディ４ングワイヤを引き離す可能性が
るる。これはチップの１ソフト′誤差又は完全に破損す
る可能性がるる。
発明の構成
本発明に従うと、以下の点を特徴とする半導体構体にお
いて、これらの問題は克服される。すなわち、主表面か
ら離れた位置の半導体基体中に配置された格子層から成
る半導体基体中での放射生成電流キャリヤを収集する手
段を特徴とし、格享層と反対側の半導体基体部分は、相
互に電気的に接続されている。
いて、これらの問題は克服される。すなわち、主表面か
ら離れた位置の半導体基体中に配置された格子層から成
る半導体基体中での放射生成電流キャリヤを収集する手
段を特徴とし、格享層と反対側の半導体基体部分は、相
互に電気的に接続されている。
本発明は第１の導電形のバルク部分及びその上への回路
又はデバイスの製作が適した主表面を有する半導体基体
から成る半導体構体に向けられる。相対する導電形の格
子層は、主表面下で、主表面上に形成された回路又は・
デバイスの動作に著しい悪影響を及ぼさない距離の半導
体基体内に配置される。格子層中の開口は、格子層の各
側の半導体基体部分が、本質的に常に相互に電気的接続
されるような十分な大きさに設計される。主表面に対し
同じ接続領域をもってもよい格子層は、アルファ粒子導
入電荷及び半導体基体中の他の浮遊電荷を吸収する働き
をする。このことは主表面上に製作された回路又はデバ
イス間に蓄積又は転送される情報の損失に対し、保護の
助けとなる。
又はデバイスの製作が適した主表面を有する半導体基体
から成る半導体構体に向けられる。相対する導電形の格
子層は、主表面下で、主表面上に形成された回路又は・
デバイスの動作に著しい悪影響を及ぼさない距離の半導
体基体内に配置される。格子層中の開口は、格子層の各
側の半導体基体部分が、本質的に常に相互に電気的接続
されるような十分な大きさに設計される。主表面に対し
同じ接続領域をもってもよい格子層は、アルファ粒子導
入電荷及び半導体基体中の他の浮遊電荷を吸収する働き
をする。このことは主表面上に製作された回路又はデバ
イス間に蓄積又は転送される情報の損失に対し、保護の
助けとなる。
半導体基体は半導体基板のみから成っても、半導体基板
の最上表面上のエピタキシャル層から成ってもよい。後
者の場合、格子層は典型的な場合、エピタキシャル層と
基板の間に配置される。しかし、それは全部エピタキシ
ャル層内に配置することができる。
の最上表面上のエピタキシャル層から成ってもよい。後
者の場合、格子層は典型的な場合、エピタキシャル層と
基板の間に配置される。しかし、それは全部エピタキシ
ャル層内に配置することができる。
実施例
図面を参照すると、本発明に従う半導体構体１０の一部
が断面で透視図として示されている。構体１０は第１の
導電形の半導体基板１２、第１の導電形でるるか不純物
濃度の低いエピタキシャル層１４及び第１の導電形に相
対する第２の導電形を有し、基板１２とエピタキシャル
層１４０間にはさまれた格子層１６から成る。基板１２
の部分は格子層１６中の開口を通して延び、エピタキシ
ャル層１４の底部に接する。
が断面で透視図として示されている。構体１０は第１の
導電形の半導体基板１２、第１の導電形でるるか不純物
濃度の低いエピタキシャル層１４及び第１の導電形に相
対する第２の導電形を有し、基板１２とエピタキシャル
層１４０間にはさまれた格子層１６から成る。基板１２
の部分は格子層１６中の開口を通して延び、エピタキシ
ャル層１４の底部に接する。
エピタキシャル層１４はその中に回路又はデバイスが製
作できる主表面１８を有する。
作できる主表面１８を有する。
たとえば、ダイナミック・スイッチトーキャパシタ・メ
モリセルな用いた６４，０００ビットＭＯ８ＲＡＭが、
メモリの主表面として役立つ主表面１８を有するエピタ
キシャル層１４中に製作できる。この型のメモリはアル
ファ粒子に対し潜在的に感受性°が強く、アルファ粒子
はメモリに当り、メモリセル中に蓄積された情報やメモ
リ内で転送される情報に誤差を導入する可能性をもつ。
モリセルな用いた６４，０００ビットＭＯ８ＲＡＭが、
メモリの主表面として役立つ主表面１８を有するエピタ
キシャル層１４中に製作できる。この型のメモリはアル
ファ粒子に対し潜在的に感受性°が強く、アルファ粒子
はメモリに当り、メモリセル中に蓄積された情報やメモ
リ内で転送される情報に誤差を導入する可能性をもつ。
格子層１６はエピタキシャル層１４の主表面１８上（中
）Ｋ製作された回路又はデバイスの動作に明らかな悪影
響を及ぼすことなく、アルファ粒子により導入された電
荷を含む浮遊電荷を収集（吸収）するように、構体１０
内に設計及び配置される。
）Ｋ製作された回路又はデバイスの動作に明らかな悪影
響を及ぼすことなく、アルファ粒子により導入された電
荷を含む浮遊電荷を収集（吸収）するように、構体１０
内に設計及び配置される。
説明のため、基板１２、エピタキシャル層１４及び格子
層１６は、それぞれｐ＋＋ｐ及びｎ十導電形と仮定する
。典型的な場合、ｐ−ｎ接合を逆バイアスし、主表面１
８上に製作されたＭＯ８Ｉ’ランジスタの閾値電圧を安
定化させるため、ｐ十形基板１２は構体１０に用いられ
る最も負電位にバイアスされる。基板１２からエピタキ
シャル層１４を貫き、構体１０Ｖｃ用いられる最も負電
位が接続された主表面１８と交差するｐ＋形領領域図示
されていない）を通し、基板１２はバイアスできる。
層１６は、それぞれｐ＋＋ｐ及びｎ十導電形と仮定する
。典型的な場合、ｐ−ｎ接合を逆バイアスし、主表面１
８上に製作されたＭＯ８Ｉ’ランジスタの閾値電圧を安
定化させるため、ｐ十形基板１２は構体１０に用いられ
る最も負電位にバイアスされる。基板１２からエピタキ
シャル層１４を貫き、構体１０Ｖｃ用いられる最も負電
位が接続された主表面１８と交差するｐ＋形領領域図示
されていない）を通し、基板１２はバイアスできる。
独立の負電位発生回路（図示されていない）又は表面１
８上に製作されたそれ（図示されていない）を用いると
、構体１０に用いられる最も負電位とは独立に、基板１
２をるる負電位にすることができる。
８上に製作されたそれ（図示されていない）を用いると
、構体１０に用いられる最も負電位とは独立に、基板１
２をるる負電位にすることができる。
格子層１６中の開口の寸法は、格子層１６からエピタキ
シャル層１４又は基板１２中に広がる空乏領域が、エピ
タキシャル層１４及び基板１２間で、ピンチ・オフによ
り電気的に接触しないように、選択される。層１４０表
面中に製作される回路又はデバイスの底と、格子層１６
間の距離は、格子層１６が回路又はデバイスの動作に対
し、何らかの電気的悪影響を本質的に与えないように選
択される。
シャル層１４又は基板１２中に広がる空乏領域が、エピ
タキシャル層１４及び基板１２間で、ピンチ・オフによ
り電気的に接触しないように、選択される。層１４０表
面中に製作される回路又はデバイスの底と、格子層１６
間の距離は、格子層１６が回路又はデバイスの動作に対
し、何らかの電気的悪影響を本質的に与えないように選
択される。
格子層１６は電気的に浮かすこともできる。
るるいは、深いｎ十形領域は格子層１６への接触を作る
ため、エピタキシャル層１４を貫いて形成でき、それに
よりｎ十形領域に適当な電位を印加することによって、
エピタキシャル層１４及び半導体基板１２に対し、格子
層１６は逆バイアスされ・る。
ため、エピタキシャル層１４を貫いて形成でき、それに
よりｎ十形領域に適当な電位を印加することによって、
エピタキシャル層１４及び半導体基板１２に対し、格子
層１６は逆バイアスされ・る。
もし格子１６を電気的に浮かすと、それはｐ−ｎ接合を
順方向バイアスする電位に近づく傾向力るる。基板１２
及びエピタキシャル層１４中の漏れ電流源からの電子を
収集（吸収）するため、、ｐ−ｎ接合はｐ形エピタキシ
ャル層１４、ｐ十形基板１２及びｎ十形格子層１６から
成る。もしアルファ粒子がエピタキシャル層１４に肖る
と、層１４中で発生した電子が層１４を貫いて拡散し、
層１４及び格子層１６の接合付近に形成された空乏領域
中に吸収され、次に格子層１６中に掃き集められる。こ
れにより層１４及び１６がら成るｐ−ｎ接合は、更に順
方向バイアスされる傾向になり、そのため電子は層１４
中へ逆に注入される。この再注入は横方向への広がりを
助けるドリフト電界を、格子層１６中にもち、従って過
剰電子は格子層１６が存在しない場合より、より速く広
がって消滅する。そして、アルファ粒子により発生した
電子は、ふつうはエピタキシャル層１４を貫き゛、拡散
してしまう。電気的に浮いた格子層１６はアルファ粒子
の照射されたことにより生じた電子を、エピタキシャル
層１４の広い領域に散してしまう効果をもち、任意の回
路又はデバイスに対する有害な効果は、格子層１６を用
いない場合より低下される。
順方向バイアスする電位に近づく傾向力るる。基板１２
及びエピタキシャル層１４中の漏れ電流源からの電子を
収集（吸収）するため、、ｐ−ｎ接合はｐ形エピタキシ
ャル層１４、ｐ十形基板１２及びｎ十形格子層１６から
成る。もしアルファ粒子がエピタキシャル層１４に肖る
と、層１４中で発生した電子が層１４を貫いて拡散し、
層１４及び格子層１６の接合付近に形成された空乏領域
中に吸収され、次に格子層１６中に掃き集められる。こ
れにより層１４及び１６がら成るｐ−ｎ接合は、更に順
方向バイアスされる傾向になり、そのため電子は層１４
中へ逆に注入される。この再注入は横方向への広がりを
助けるドリフト電界を、格子層１６中にもち、従って過
剰電子は格子層１６が存在しない場合より、より速く広
がって消滅する。そして、アルファ粒子により発生した
電子は、ふつうはエピタキシャル層１４を貫き゛、拡散
してしまう。電気的に浮いた格子層１６はアルファ粒子
の照射されたことにより生じた電子を、エピタキシャル
層１４の広い領域に散してしまう効果をもち、任意の回
路又はデバイスに対する有害な効果は、格子層１６を用
いない場合より低下される。
基板１２に、対し格子層１６を正にバイアスすると、エ
ピタキシャル層１４又は基板１２中のアルファ粒子によ
り発生した電子及び浮遊電荷は、格子層１６中に集めら
れ、エピタキシャル層１４又は基板１２中への逆方向再
注入は本質的にない。
ピタキシャル層１４又は基板１２中のアルファ粒子によ
り発生した電子及び浮遊電荷は、格子層１６中に集めら
れ、エピタキシャル層１４又は基板１２中への逆方向再
注入は本質的にない。
もし、格子層１６が基板１２と本質的に同じ電位に保た
れても、格子層１４及び基板１２間の容量が比較的大き
いため、格子層１４はなお比較的多数の、アルファ粒子
により導入された電子又は浮遊電荷を収集（吸収）する
。
れても、格子層１４及び基板１２間の容量が比較的大き
いため、格子層１４はなお比較的多数の、アルファ粒子
により導入された電子又は浮遊電荷を収集（吸収）する
。
この容量はエピタキシャル層１４又は基板１２中への多
くの電子再注入を起すのに十分な電位を発生することな
く、本質的に電荷を吸収できる。
くの電子再注入を起すのに十分な電位を発生することな
く、本質的に電荷を吸収できる。
典型的な実施例において、ｐ十形基板１２、ｐ型エピタ
キシャル層１４及びｎ十形格子層１６は、それぞれ１０
１８ １０２Ｇ不純物／ｌｘ３゜１０＋４ １０１１１
不純物／ｃＷＬ３及び１０１８−１０２０不純物／ ｃ
ｍ”でるる。１６，０００ビットＭＯＳダイナミックＲ
ＡＭの場合、エピタキシャル層１４は典型的には約１０
ミクロンの厚さを有し、格子層は約、５ないし１ミクロ
ンの厚さを有するとよい。表面１８上の回路又はデバイ
スは、典型的な場合、エピタキシャル層１４０表面１８
下約１．５ミクロンの深さに製作される。格子層１６開
口の寸法は、典型的な場合、一方の側が５ミクロンで、
格子層１６線の幅は、典型的には約５ミクロンである。
キシャル層１４及びｎ十形格子層１６は、それぞれ１０
１８ １０２Ｇ不純物／ｌｘ３゜１０＋４ １０１１１
不純物／ｃＷＬ３及び１０１８−１０２０不純物／ ｃ
ｍ”でるる。１６，０００ビットＭＯＳダイナミックＲ
ＡＭの場合、エピタキシャル層１４は典型的には約１０
ミクロンの厚さを有し、格子層は約、５ないし１ミクロ
ンの厚さを有するとよい。表面１８上の回路又はデバイ
スは、典型的な場合、エピタキシャル層１４０表面１８
下約１．５ミクロンの深さに製作される。格子層１６開
口の寸法は、典型的な場合、一方の側が５ミクロンで、
格子層１６線の幅は、典型的には約５ミクロンである。
格子層１６は基板１２より電位が約３ボルト以上正では
ない。
ない。
デバイスがより短いチ誉氷ル長をもち、エピタキシャル
層１４でより浅く作られるにつれ、層１４の不純物密度
は増し、その厚さは減少する。これにより格子層１６は
表面１８により近づく。
層１４でより浅く作られるにつれ、層１４の不純物密度
は増し、その厚さは減少する。これにより格子層１６は
表面１８により近づく。
ここで述べた実施例は、本発明の一般的な原理を説明す
るためにとりあげた。本発明の精神と矛盾なく、各種の
修正が可能でるる。
るためにとりあげた。本発明の精神と矛盾なく、各種の
修正が可能でるる。
たとえば、基板１２、エピタキシャル層１４及び格子層
１６は、それぞれｎ＋＋ｎ及びｐ＋十形導でよい。更に
、エピタキシャル層が用いられず、回路又はデバイスが
基板の主表面に直接作られる場合、格子層１６は基板の
主表面下に配置される。更に、格子層は半導体基板又は
エピタキシャル層の外側の端部まで延びる必要はない。
１６は、それぞれｎ＋＋ｎ及びｐ＋十形導でよい。更に
、エピタキシャル層が用いられず、回路又はデバイスが
基板の主表面に直接作られる場合、格子層１６は基板の
主表面下に配置される。更に、格子層は半導体基板又は
エピタキシャル層の外側の端部まで延びる必要はない。
更に、格子層１６はエピタキシャル層１４内に全体を形
成することができ、基板１２及びエピタキシャル層１４
のちょうど界面には配置されない。更になお、格子層１
６は基板１２内に全体を形成することができ、基板１２
及びエピタキシャル層１４のちょうど界面には配置され
ない。
成することができ、基板１２及びエピタキシャル層１４
のちょうど界面には配置されない。更になお、格子層１
６は基板１２内に全体を形成することができ、基板１２
及びエピタキシャル層１４のちょうど界面には配置され
ない。
図面は本発明の実施例を示す図でるる。
〔主要部分の符号の説明〕
主表面 ・・・ １８
半導体基体 ・・・ １２．１４
格子層 ・・・ １６
上部 ・・・ １４
下部 ・・・ １２
出願人： ウェスターン エレクトリックカムパニー、
インコーポレーテンド
インコーポレーテンド
Claims (1)
- 【特許請求の範囲】 １、第１の導電形のバルク部分及び上に電子デバイスを
形成するのに適した主表面を有する半導体基体から成る
半導体構体において、 主表面から離れた位置の、半導体基体内に配置された格
子層から成り、格子層の両側の半導体基体部分は、相互
に電気的に接続された半導体基体中の放射生成電流キャ
リヤ収集手段を特徴とする半導体構体。 ２．１！＃許請求の範囲第１項に記載された半導体構体
において、 格子層は第１の導電形とは反対の第２の導電形の半導体
でらることを更に特徴とする半導体構体。 ３、特許請求の範囲第２項に記載された半導体構体にお
いて、 格子層と主表面間の距離は、格子層が主表面上に配置さ
れためらゆる電子デバイスに、顕著な電気的効果を及ぼ
さないように十分長くしてろることを更に４１Ｆ徴とす
る半導体構体う ４、特許請求の範囲第３項に記載された半導体構体にお
いて、 半導体基体はともに第１の導電形のバルク部分を有する
上部及び下部から成り、半導体基体の上部は半導体基体
の下部より低い不純物密度を有しかつ主表面を含み、格
子層は半導体基体の上部と下部との間に配置されること
を更に特徴とする半導体構体。 Ｓ、 ＠許請求の範囲第４項に記載された半導体構体
において、 半導体基体の上部はエピタキシャル層で、半導体基体の
下部は半導体基板でるることを更に％徴とする半導体構
体。 ６、特許請求の範囲第５・項に記載された半導体構体に
おいて、 エピタキシャル層、格子層及び半導体基板は、それぞれ
ｐｒ ｎ十及びｐ十導電形でるることを特徴とする半導
体構体。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US32759181A | 1981-12-04 | 1981-12-04 | |
| US327591 | 1981-12-04 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105566A true JPS58105566A (ja) | 1983-06-23 |
Family
ID=23277188
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209488A Pending JPS58105566A (ja) | 1981-12-04 | 1982-12-01 | 半導体構体 |
| JP9914485U Pending JPS6120062U (ja) | 1981-12-04 | 1985-07-01 | 半導体構体 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9914485U Pending JPS6120062U (ja) | 1981-12-04 | 1985-07-01 | 半導体構体 |
Country Status (4)
| Country | Link |
|---|---|
| JP (2) | JPS58105566A (ja) |
| CA (1) | CA1200622A (ja) |
| DE (1) | DE3244482A1 (ja) |
| GB (1) | GB2110877B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2757685B1 (fr) * | 1996-12-24 | 1999-05-14 | Commissariat Energie Atomique | Dispositif de detection de rayonnements ionisants a semi-conducteur de haute resistivite |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL6709192A (ja) * | 1967-07-01 | 1969-01-03 | ||
| NL186665C (nl) * | 1980-03-10 | 1992-01-16 | Philips Nv | Halfgeleiderinrichting. |
-
1982
- 1982-11-15 CA CA000415567A patent/CA1200622A/en not_active Expired
- 1982-12-01 DE DE19823244482 patent/DE3244482A1/de not_active Ceased
- 1982-12-01 JP JP57209488A patent/JPS58105566A/ja active Pending
- 1982-12-03 GB GB8234497A patent/GB2110877B/en not_active Expired
-
1985
- 1985-07-01 JP JP9914485U patent/JPS6120062U/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2110877B (en) | 1985-10-02 |
| GB2110877A (en) | 1983-06-22 |
| CA1200622A (en) | 1986-02-11 |
| JPS6120062U (ja) | 1986-02-05 |
| DE3244482A1 (de) | 1983-06-16 |
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