JPH0624233B2 - 光電変換装置 - Google Patents
光電変換装置Info
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- JPH0624233B2 JPH0624233B2 JP60091133A JP9113385A JPH0624233B2 JP H0624233 B2 JPH0624233 B2 JP H0624233B2 JP 60091133 A JP60091133 A JP 60091133A JP 9113385 A JP9113385 A JP 9113385A JP H0624233 B2 JPH0624233 B2 JP H0624233B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、光により生成されたキャリアをトランジスタ
の制御電極領域に蓄積可能な光電変換装置に関する。
の制御電極領域に蓄積可能な光電変換装置に関する。
［従来技術］ 第４図(a) は、特開昭60-12759号公報〜特開昭60-12765
号公報に記載されている光電変換装置の平面図、第４図
(b) は、そのＩ−Ｉ線断面図である。
号公報に記載されている光電変換装置の平面図、第４図
(b) は、そのＩ−Ｉ線断面図である。
両図において、ｎ＋シリコン基板101 上に光センサセル
が形成され配列されており、各光センサセルはSiO2、Si
3N4、又はポリシリコン等より成り素子分離領域102 に
よって隣接する光センサセルから電気的に絶縁さてい
る。
が形成され配列されており、各光センサセルはSiO2、Si
3N4、又はポリシリコン等より成り素子分離領域102 に
よって隣接する光センサセルから電気的に絶縁さてい
る。
各光センサセルは次のような構成を有する。
エピタキシャル技術等で形成される不純物濃度の低いｎ
−領域103 上にはｐタイプの不純物をドーピングするこ
とでｐ領域104 が形成され、ｐ領域104 には不純物拡散
技術又はイオン注入技術等によってｎ＋領域105 が形成
されている。ｐ領域104 およびｎ＋領域105 は、各々バ
イポーラトランジスタのベースおよびエミッタである。
−領域103 上にはｐタイプの不純物をドーピングするこ
とでｐ領域104 が形成され、ｐ領域104 には不純物拡散
技術又はイオン注入技術等によってｎ＋領域105 が形成
されている。ｐ領域104 およびｎ＋領域105 は、各々バ
イポーラトランジスタのベースおよびエミッタである。
このように各領域が形成されたｎ−領域103 上には酸化
膜106 が形成され、酸化膜106 上に所定の面積を有する
キャパシタ電極107 が形成されている。キャパシタ電極
107 は酸化膜106 を挟んでｐ領域104 と対向し、キャパ
シタ電極107 にパルス電圧を印加することで浮遊状態に
されたｐ領域104 の電位を制御する。
膜106 が形成され、酸化膜106 上に所定の面積を有する
キャパシタ電極107 が形成されている。キャパシタ電極
107 は酸化膜106 を挟んでｐ領域104 と対向し、キャパ
シタ電極107 にパルス電圧を印加することで浮遊状態に
されたｐ領域104 の電位を制御する。
その他に、ｎ＋領域105 に接続されたエミッタ電極108
、エミッタ電極108 から信号を外部へ読出す配線109
、キャパシタ電極107 に接続された配線110 、基板101
の裏面に不純物濃度の高いｎ＋領域11 、およびバイポ
ーラトランジスタのコレクタに電位を与えるための電極
112 がそれぞれ形成されている。
、エミッタ電極108 から信号を外部へ読出す配線109
、キャパシタ電極107 に接続された配線110 、基板101
の裏面に不純物濃度の高いｎ＋領域11 、およびバイポ
ーラトランジスタのコレクタに電位を与えるための電極
112 がそれぞれ形成されている。
次に、基本的な動作を説明する。光113 はバイポーラト
ランジスタのベースであるｐ領域104 へ入射し、光量に
対応した電荷がｐ領域104 に蓄積される（蓄積動作）。
蓄積された電荷によってベース電位は変化し、その電位
変化を浮遊状態にしたエミッタ電極108 から読出すこと
で、入射光量に対応した電気信号を得ることができる
（読出し動作）。また、ｐ領域104 に蓄積された電荷を
除去するには、エミッタ電極108 を接地し、キャパシタ
電極107 に正電圧のパルスを印加する（リフレッシュ動
作）。この正電圧を印加することでｐ領域104 はｎ＋領
域105 に対して順方向にバイアスされ、蓄積された電荷
が除去される。以後上記の蓄積、読出し、リフレッシュ
という各動作が繰り返される。
ランジスタのベースであるｐ領域104 へ入射し、光量に
対応した電荷がｐ領域104 に蓄積される（蓄積動作）。
蓄積された電荷によってベース電位は変化し、その電位
変化を浮遊状態にしたエミッタ電極108 から読出すこと
で、入射光量に対応した電気信号を得ることができる
（読出し動作）。また、ｐ領域104 に蓄積された電荷を
除去するには、エミッタ電極108 を接地し、キャパシタ
電極107 に正電圧のパルスを印加する（リフレッシュ動
作）。この正電圧を印加することでｐ領域104 はｎ＋領
域105 に対して順方向にバイアスされ、蓄積された電荷
が除去される。以後上記の蓄積、読出し、リフレッシュ
という各動作が繰り返される。
要するに、ここで提案されている方式は、光入射により
発生した電荷を、ベースであｐ領域104 に蓄積し、その
蓄積電荷量によってエミッタ電極108 とコレクタ電極11
2 との間に流れる電流をコントロールするものである。
したがって、蓄積された電荷を、各セルの増幅機能によ
り電荷増幅してから読出すわけであり、高出力、高感
度、さらに低雑音を達成できる。
発生した電荷を、ベースであｐ領域104 に蓄積し、その
蓄積電荷量によってエミッタ電極108 とコレクタ電極11
2 との間に流れる電流をコントロールするものである。
したがって、蓄積された電荷を、各セルの増幅機能によ
り電荷増幅してから読出すわけであり、高出力、高感
度、さらに低雑音を達成できる。
また、光励起によってベースに蓄積されたホールにより
ベースに発生する電位Vpは、Q ／C で与えられる。ここ
でQ はベースに蓄積されたホールの電荷量、C はベース
に接続されている容量である。この式により明白な様
に、高集積化された場合、セル・サイズの縮小と共にQ
もC も小さくなることになり、光励起により発生する電
位Vpは、ほぼ一定に保たれることがわかる。したがっ
て、ここで提案されている方式は、将来の高解像度化に
対いても有利なものであると言える。
ベースに発生する電位Vpは、Q ／C で与えられる。ここ
でQ はベースに蓄積されたホールの電荷量、C はベース
に接続されている容量である。この式により明白な様
に、高集積化された場合、セル・サイズの縮小と共にQ
もC も小さくなることになり、光励起により発生する電
位Vpは、ほぼ一定に保たれることがわかる。したがっ
て、ここで提案されている方式は、将来の高解像度化に
対いても有利なものであると言える。
又、分解領域に関わる構造は、特開昭５９−１９４８０
号や特開昭５７−１２５７１号公報などに記載されてい
る。
号や特開昭５７−１２５７１号公報などに記載されてい
る。
［発明が解決しようとする技術的課題］ しかしながら、第４図のような深いエッチングを伴う絶
縁分離構造においては、製造工程が複雑化するととも
に、エッチングによる基板のダメージやｎ−領域１０３
と素子分離領域１０２との界面ストレスによりセル間の
リーク電流が増大しやすい。また、特開昭５９−１９４
８０号のような厚い絶縁膜とドープ領域とによる分離で
も、分離効果が十分でなはい。さらに特開昭５７−１２
５７１号のようなドープ領域に電圧を印加する方法で
も、やはり分離効果が十分なものとはいえない。いずれ
にせよ、これら従来の光電変換装置では、セル毎の動作
が安定せず、特に蓄積・読み出し・リフレッシュ動作を
行う光電変換装置においては、雑音（ノイズ）となって
現れやすい。
縁分離構造においては、製造工程が複雑化するととも
に、エッチングによる基板のダメージやｎ−領域１０３
と素子分離領域１０２との界面ストレスによりセル間の
リーク電流が増大しやすい。また、特開昭５９−１９４
８０号のような厚い絶縁膜とドープ領域とによる分離で
も、分離効果が十分でなはい。さらに特開昭５７−１２
５７１号のようなドープ領域に電圧を印加する方法で
も、やはり分離効果が十分なものとはいえない。いずれ
にせよ、これら従来の光電変換装置では、セル毎の動作
が安定せず、特に蓄積・読み出し・リフレッシュ動作を
行う光電変換装置においては、雑音（ノイズ）となって
現れやすい。
［目的］ 本発明の目的は、動作が安定し高集積化された高出力、
高感度、低雑音の光電変換装置を提供することにある。
高感度、低雑音の光電変換装置を提供することにある。
［課題を解決するための手段］ 上述した技術的課題を解決し上記目的を解決するための
手段は、第一導電型の半導体からなる制御電極領域と前
記第一導電型とは異なる第二導電型の半導体からなる第
一及び第二の主電極領域とを有し光エネルギーを受ける
ことにより生成されるキャリアを前記制御電極領域に蓄
積可能なトランジスタの複数と、素子分離領域と、を具
備し、前記制御電極領域を浮遊状態として蓄積動作を行
い、前記第一の主電極領域を浮遊状態として読み出し動
作を行い、前記第一の主電極領域を所定の電位に保持し
てリフレッシュ動作を行う光電変換装置であって、前記
制御電極領域が、前記複数のトランジスタに共通の第二
導電型の第１共通領域上に設けられた該第１共通領域よ
りも不純物濃度の低い第二導電型の第２共通領域を備え
た前記第二の主電極領域の表面内に形成され、 第二導電型の半導体からなり前記第２共通領域よりも不
純物濃度の高い半導体領域が前記素子分離領域として前
記表面内に形成されており、前記第１共通領域と前記半
導体領域とを夫々同電位に保持する手段を備えているこ
とを特徴とする光電変換装置である。
手段は、第一導電型の半導体からなる制御電極領域と前
記第一導電型とは異なる第二導電型の半導体からなる第
一及び第二の主電極領域とを有し光エネルギーを受ける
ことにより生成されるキャリアを前記制御電極領域に蓄
積可能なトランジスタの複数と、素子分離領域と、を具
備し、前記制御電極領域を浮遊状態として蓄積動作を行
い、前記第一の主電極領域を浮遊状態として読み出し動
作を行い、前記第一の主電極領域を所定の電位に保持し
てリフレッシュ動作を行う光電変換装置であって、前記
制御電極領域が、前記複数のトランジスタに共通の第二
導電型の第１共通領域上に設けられた該第１共通領域よ
りも不純物濃度の低い第二導電型の第２共通領域を備え
た前記第二の主電極領域の表面内に形成され、 第二導電型の半導体からなり前記第２共通領域よりも不
純物濃度の高い半導体領域が前記素子分離領域として前
記表面内に形成されており、前記第１共通領域と前記半
導体領域とを夫々同電位に保持する手段を備えているこ
とを特徴とする光電変換装置である。
［作用］ 本発明によれば、第１共通領域と素子分離領域としての
同じ導電型の半導体領域とに独立的に同電位を与えるこ
とで、エッチングを必要とせず分離領域を浅くしても十
分な電気的分離が行え、しかも空乏層を第２共通領域内
に大きく広げることができるので各セルが安定して良好
に動作し、蓄積・読み出し・リフレッシュを繰り返し行
っても大きなノイズが現れにくく高ＳＮ比が得られる。
よって、セルを高集積化できしかも良好な動作を保証で
きる。
同じ導電型の半導体領域とに独立的に同電位を与えるこ
とで、エッチングを必要とせず分離領域を浅くしても十
分な電気的分離が行え、しかも空乏層を第２共通領域内
に大きく広げることができるので各セルが安定して良好
に動作し、蓄積・読み出し・リフレッシュを繰り返し行
っても大きなノイズが現れにくく高ＳＮ比が得られる。
よって、セルを高集積化できしかも良好な動作を保証で
きる。
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明する。
第１図(a) は、本発明による光電変換装置の一実施例の
平面図、第１図(b) および(c) は、その一つのセルのA-
A ′線断面図である。
平面図、第１図(b) および(c) は、その一つのセルのA-
A ′線断面図である。
第１図(a) および(b) において、第１共通領域となるｎ
シリコン基板１上に第２共通領域となるｎ−エピタキシ
ャル層4 が形成され、その中に素子分離領域6 によって
相互に電気的に絶縁された光センサセルが配列されてい
る。素子分離領域6 は、フィールド酸化膜24と、その下
の半導体領域となるｎ＋領域２３とによって構成され、
半導体領域となるｎ＋領域２３には、図示されていない
電極によって後述するように適当な電圧が印加されてい
る。
シリコン基板１上に第２共通領域となるｎ−エピタキシ
ャル層4 が形成され、その中に素子分離領域6 によって
相互に電気的に絶縁された光センサセルが配列されてい
る。素子分離領域6 は、フィールド酸化膜24と、その下
の半導体領域となるｎ＋領域２３とによって構成され、
半導体領域となるｎ＋領域２３には、図示されていない
電極によって後述するように適当な電圧が印加されてい
る。
各光センサセルは、ｎ−エピタキシャル層4 上にバイポ
ータトランジスタの制御電極領域となるｐベース領域
９、第一の主電極領域となるｎ＋エミッタ領域１５、 酸化膜12を挟んで、ｐベース領域9 にパルスを印加する
ためのキャパシタの電極を兼ねている電極用のポリシリ
コン14、ｎ＋エミッタ領域15に接続している電極19、 そして、ポリシリコン14に接続した電極17、基板1 の裏
面に不純物濃度の高いｎ＋領域2 、バイポーラトランジ
スタの第二の主電極領域となるコレクタに電位を与える
ための電極21、から構成されている。
ータトランジスタの制御電極領域となるｐベース領域
９、第一の主電極領域となるｎ＋エミッタ領域１５、 酸化膜12を挟んで、ｐベース領域9 にパルスを印加する
ためのキャパシタの電極を兼ねている電極用のポリシリ
コン14、ｎ＋エミッタ領域15に接続している電極19、 そして、ポリシリコン14に接続した電極17、基板1 の裏
面に不純物濃度の高いｎ＋領域2 、バイポーラトランジ
スタの第二の主電極領域となるコレクタに電位を与える
ための電極21、から構成されている。
本実施例の基本動作は、すでに述べたように、まず、負
電位にバイアスされたｐベース領域9 を浮遊状態とし、
光励起により発生した電子・ホール対のうちホールをｐ
ベース領域9 に蓄積する（蓄積動作）。続いて、エミッ
タ・ベース間を順方向にバイアスして、蓄積されたホー
ルにより発生した蓄積電圧を浮遊状態のエミッタ側へ読
出す（読出し動作）。また、エミッタ側を接地し、キャ
パシタ電極であるポリシリコン14に正電圧のパルスを印
加することで、ｐベース領域9 に蓄積されたホールをエ
ミッタ側へ除去する（リフレッシュ動作）。蓄積されて
いたホールが除去されることで、リフレッシュ用の正電
圧パルスが立下がった時点でｐベース領域9 は負電位に
バイアスされた初期状態となる。
電位にバイアスされたｐベース領域9 を浮遊状態とし、
光励起により発生した電子・ホール対のうちホールをｐ
ベース領域9 に蓄積する（蓄積動作）。続いて、エミッ
タ・ベース間を順方向にバイアスして、蓄積されたホー
ルにより発生した蓄積電圧を浮遊状態のエミッタ側へ読
出す（読出し動作）。また、エミッタ側を接地し、キャ
パシタ電極であるポリシリコン14に正電圧のパルスを印
加することで、ｐベース領域9 に蓄積されたホールをエ
ミッタ側へ除去する（リフレッシュ動作）。蓄積されて
いたホールが除去されることで、リフレッシュ用の正電
圧パルスが立下がった時点でｐベース領域9 は負電位に
バイアスされた初期状態となる。
この初期状態における空乏層Deの広がりの様子を第１図
(c) に概略的に示す。このように、素子分離領域6 によ
って、空乏層Deが隣接するセルの空乏層De′と重なりに
くくなり、各セルは確実に分離される。
(c) に概略的に示す。このように、素子分離領域6 によ
って、空乏層Deが隣接するセルの空乏層De′と重なりに
くくなり、各セルは確実に分離される。
第２図を用いて更に詳細に説明する。
第２図(a) は、本実施例の概略的断面図である。同図に
示すように、ｐベース領域9 の深さをZ 、ｐベース領域
9 とｎ＋領域23との間隔をW とし、ｎ−層4 の厚さは5
μｍとする。
示すように、ｐベース領域9 の深さをZ 、ｐベース領域
9 とｎ＋領域23との間隔をW とし、ｎ−層4 の厚さは5
μｍとする。
本実施例において、たとえばｎ−層4 の濃度X 、ｎ＋領
域23の濃度Y およびｐベース領域9 の深さZ を変化させ
た時、光電変換装置として機能しなくなる要因として
は、ｐベース領域9 およびｎ＋領域23間な耐圧と、空乏
層の広がりによる素子分離の不完全性が考えられる。
域23の濃度Y およびｐベース領域9 の深さZ を変化させ
た時、光電変換装置として機能しなくなる要因として
は、ｐベース領域9 およびｎ＋領域23間な耐圧と、空乏
層の広がりによる素子分離の不完全性が考えられる。
一例として上記X 、Y 、Z を変化させた時に、十分な耐
圧を示す間隔W に次表に示す。
圧を示す間隔W に次表に示す。
第２図(b) および(c) は、本実施例における素子分離領
域近傍の電位分布図である。ただし、Y ＝5 ×1017c
m-3、W ＝1 μｍである。
域近傍の電位分布図である。ただし、Y ＝5 ×1017c
m-3、W ＝1 μｍである。
同図に示すように、ｎ＋領域23にコレカツであるｎ−層
4 と同じ電圧が印加されていることで、各セル間にポテ
ンシャル壁が形成され、光によって発生したキャリアは
隣接するセルに流れ込むことがなく、空乏層のつながり
があったとしても実質的な素子分離を行うことができ
る。
4 と同じ電圧が印加されていることで、各セル間にポテ
ンシャル壁が形成され、光によって発生したキャリアは
隣接するセルに流れ込むことがなく、空乏層のつながり
があったとしても実質的な素子分離を行うことができ
る。
次に、本実施例の製造工程を説明する。
第３図(a) 〜(l) は、本実施例の製造工程図である。
まず、第３図(a) に示されるように、不純物濃度1 ×10
15〜1 ×1018cm-3のn 型シリコン基板1 の裏面に、不純
物濃度1 ×1017〜1 ×1020cm-3のオーミックコンタクト
用のｎ＋層2 をＰ、As又はSbの拡散によって形成する。
続いて、ｎ＋層2 上に厚さ3000〜7000Åの酸化膜3 （た
とえばSiO2膜）をCVD 法によって形成する。
15〜1 ×1018cm-3のn 型シリコン基板1 の裏面に、不純
物濃度1 ×1017〜1 ×1020cm-3のオーミックコンタクト
用のｎ＋層2 をＰ、As又はSbの拡散によって形成する。
続いて、ｎ＋層2 上に厚さ3000〜7000Åの酸化膜3 （た
とえばSiO2膜）をCVD 法によって形成する。
酸化膜3 はバックコートと呼ばれ、基板1 が熱処理され
る際の不純物蒸気の発生を防止するものである。
る際の不純物蒸気の発生を防止するものである。
次に、基板1 の表面を、温度1000℃、HCl を2 ／min
、Ｈ２を60／min の条件で約1.5 分間エッチングし
た後、たとえばソースガスSiH2Cl2 （100 ％）を1.2
／min 、ドーピングガス（Ｈ２希釈PH3 、20PPM ）を10
0 cc流し、成長温度1000℃、120 〜180 Torrの減圧下に
おいて、ｎ−エピタキシャル層4 （以下、ｎ−層4 とす
る。）を形成する。この時の単結晶成長速度は0.5 μｍ
／min 、厚さは2 〜10μｍ、そして不純物濃度は1 ×10
12〜1016cm-3、好ましくは1012〜1014cm-3である［第３
図(b)］。
、Ｈ２を60／min の条件で約1.5 分間エッチングし
た後、たとえばソースガスSiH2Cl2 （100 ％）を1.2
／min 、ドーピングガス（Ｈ２希釈PH3 、20PPM ）を10
0 cc流し、成長温度1000℃、120 〜180 Torrの減圧下に
おいて、ｎ−エピタキシャル層4 （以下、ｎ−層4 とす
る。）を形成する。この時の単結晶成長速度は0.5 μｍ
／min 、厚さは2 〜10μｍ、そして不純物濃度は1 ×10
12〜1016cm-3、好ましくは1012〜1014cm-3である［第３
図(b)］。
なお、ｎ−層4 の品質を向上させるためには、基板をま
ず1150〜1250℃の高温処理で表面近傍から酸素を除去
し、その後800 ℃程度の長時間熱処理により基板内部に
マイクロディフェクトを多数発生させ、デヌーデットゾ
ーンを有するイントリンシックゲッタリングの行える基
板にしておくことも極めて有効である。
ず1150〜1250℃の高温処理で表面近傍から酸素を除去
し、その後800 ℃程度の長時間熱処理により基板内部に
マイクロディフェクトを多数発生させ、デヌーデットゾ
ーンを有するイントリンシックゲッタリングの行える基
板にしておくことも極めて有効である。
続いて、ｎ−層4 上に厚さ500 〜1500Åのパッド用の酸
化膜8 をパイロジェネック酸化（Ｈ２＋Ｏ２）、ウエッ
ト酸化（Ｏ２＋Ｈ２Ｏ）スチーム酸化（Ｎ２＋Ｈ２Ｏ）
又はドライ酸化により形成する。更に、積層欠陥等のな
い良好な酸化膜を得るには、800 〜1000℃の温度での高
圧酸化が適している。
化膜8 をパイロジェネック酸化（Ｈ２＋Ｏ２）、ウエッ
ト酸化（Ｏ２＋Ｈ２Ｏ）スチーム酸化（Ｎ２＋Ｈ２Ｏ）
又はドライ酸化により形成する。更に、積層欠陥等のな
い良好な酸化膜を得るには、800 〜1000℃の温度での高
圧酸化が適している。
続いて、1000〜2000Åの窒化膜（Si3N4）21をLPCVD 法
又はP-CVD 法によって堆積する［第３(c)］。
又はP-CVD 法によって堆積する［第３(c)］。
なお、ここではLPCVD 法を用い、堆積温度770 〜830
℃、真空度0.1 〜0.3Torr 、SiH2Cl220〜30SCCM、HN370
〜150SCCM の条件で良い結果が得られた。
℃、真空度0.1 〜0.3Torr 、SiH2Cl220〜30SCCM、HN370
〜150SCCM の条件で良い結果が得られた。
次に、ドライエッチング法により素子分離領域6 を形成
する部分の窒化膜21を選択的に除去し、開口部22を形成
する［第３図(d)］。
する部分の窒化膜21を選択的に除去し、開口部22を形成
する［第３図(d)］。
次に、窒化膜21をマスクとして、イオン注入法によりA
s、P 等の不純物イオンをｎ−領域4 へ打込む。
s、P 等の不純物イオンをｎ−領域4 へ打込む。
続いて、N2雰囲気で熱処理することで電気的に活性化
し、LOCOS 酸化法によって窒化膜21の開口部22の部分に
厚いフィールド酸化膜24を選択的に形成するとともに、
ｎ＋領域23を所定の深さまで押込む。こうして、フィー
ルド酸化膜24の下にｎ＋領域23を有する素子分離領域6
が形成される［第３図(e)］。
し、LOCOS 酸化法によって窒化膜21の開口部22の部分に
厚いフィールド酸化膜24を選択的に形成するとともに、
ｎ＋領域23を所定の深さまで押込む。こうして、フィー
ルド酸化膜24の下にｎ＋領域23を有する素子分離領域6
が形成される［第３図(e)］。
次に、加熱したリン酸により窒化膜21を完全に除去し、
酸化膜8 およびフィールド酸化膜24を露出させる。ここ
で酸化膜8 は、ベース領域をイオン注入によって形成す
る際のチャリング防止および表面欠陥防止のために設け
られている。また、この工程でバックコートの酸化膜3
は完全に取り除かれる。
酸化膜8 およびフィールド酸化膜24を露出させる。ここ
で酸化膜8 は、ベース領域をイオン注入によって形成す
る際のチャリング防止および表面欠陥防止のために設け
られている。また、この工程でバックコートの酸化膜3
は完全に取り除かれる。
続いて、レジスト10を塗布し、ベース領域となる部分を
選択的に除去する［第３図(f)］。
選択的に除去する［第３図(f)］。
次に、BF3 を材料ガスとして生成されたB+ イオン又はB
F2 +イオンをウエハへ打込む。この表面濃度は1 ×1015
〜5 ×1018cm-3、望ましくは1 〜20×1016cm-3であり、
イオン注入量は7 ×1011〜1 ×1015cm-2、望ましくは1
×1012 〜1 ×1014cm-2である。
F2 +イオンをウエハへ打込む。この表面濃度は1 ×1015
〜5 ×1018cm-3、望ましくは1 〜20×1016cm-3であり、
イオン注入量は7 ×1011〜1 ×1015cm-2、望ましくは1
×1012 〜1 ×1014cm-2である。
こうしてイオンが注入されると、レジスト10を除去した
後、1000〜1100℃、Ｎ２雰囲気で熱拡散によってｐベー
ス領域9 を所定の深さまで形成すると同時に、基板1 の
表面に酸化膜12を厚く形成する［第３図(g)］。
後、1000〜1100℃、Ｎ２雰囲気で熱拡散によってｐベー
ス領域9 を所定の深さまで形成すると同時に、基板1 の
表面に酸化膜12を厚く形成する［第３図(g)］。
なお、ｐベース領域9 の深さは、たとえば0.6 〜1 μｍ
程度であるが、その深さおよび不純物濃度は以下のよう
な考えで決定される。
程度であるが、その深さおよび不純物濃度は以下のよう
な考えで決定される。
感度を上げようとすれば、ｐベース領域9 の不純物濃度
を下げてベース・エミッタ間容量Che を小さくすること
が望ましい。Cbe はほぼ次にように与えられ。
を下げてベース・エミッタ間容量Che を小さくすること
が望ましい。Cbe はほぼ次にように与えられ。
ただし、Vbi はエミッタ・ベース間拡散電位であり、 で与えられる。ここで、εはシリコン結晶の誘電率、Ｎ
Ｄはエミッタの不純物濃度、ＮＡはベースのエミッタに
隣接する部分の不純物濃度、ｎｉは真性キャリア濃度、
Ａｅはベース領域の面積、Ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電荷量である。ＮＡを小さくする程Cb
eは小さくなって、感度は上昇するが、ＮＡをあまり小
さくしすぎるとベース領域が動作状態で完全に空乏化し
てパンチングスルー状態になってしまうため、あまり低
くはできない。ベース領域が完全に空乏化してパンチン
グスルー状態ならない程度に設定する。
Ｄはエミッタの不純物濃度、ＮＡはベースのエミッタに
隣接する部分の不純物濃度、ｎｉは真性キャリア濃度、
Ａｅはベース領域の面積、Ｋはボルツマン定数、Ｔは絶
対温度、ｑは単位電荷量である。ＮＡを小さくする程Cb
eは小さくなって、感度は上昇するが、ＮＡをあまり小
さくしすぎるとベース領域が動作状態で完全に空乏化し
てパンチングスルー状態になってしまうため、あまり低
くはできない。ベース領域が完全に空乏化してパンチン
グスルー状態ならない程度に設定する。
なお、ベース領域9 を形成する方法としては、BSG をウ
エハ上に堆積させて、1100〜1200℃の熱拡散によって不
純物B を所定の深さまで拡散させて形成する方法もあ
る。
エハ上に堆積させて、1100〜1200℃の熱拡散によって不
純物B を所定の深さまで拡散させて形成する方法もあ
る。
次に、キャパシタ電極およびエミッタ領域を形成する部
分の酸化膜12を選択的に除去し、この開口部に各々ゲー
ト酸化膜7 および酸化膜7 ′を厚さ100 〜1000Å形成す
る［第３図(h)］。
分の酸化膜12を選択的に除去し、この開口部に各々ゲー
ト酸化膜7 および酸化膜7 ′を厚さ100 〜1000Å形成す
る［第３図(h)］。
その後、Asドープのポリシリコンを（Ｎ２＋SiH4＋As H
3）又は（H ２＋SiH4 ＋As H3）ガスでCVD 法により堆
積する。堆積温度は550 〜900 ℃程度、厚さは2000〜70
00Åである。勿論、ノンドープのポリシリコンをCVD 法
で堆積しておいて、その後As又はP を拡散しても良い。
こうして堆積したポリシリコン間をフォトリソグラフィ
工程で部分的にエッチング除去し、キャパシタ電極とし
てのポリシリコン14を形成する［第３図(i)］。
3）又は（H ２＋SiH4 ＋As H3）ガスでCVD 法により堆
積する。堆積温度は550 〜900 ℃程度、厚さは2000〜70
00Åである。勿論、ノンドープのポリシリコンをCVD 法
で堆積しておいて、その後As又はP を拡散しても良い。
こうして堆積したポリシリコン間をフォトリソグラフィ
工程で部分的にエッチング除去し、キャパシタ電極とし
てのポリシリコン14を形成する［第３図(i)］。
次に、イオン注入法により、エミッタ領域を形成する部
分に酸化膜7 ′を通してＰ、As等の不純物イオンを打込
み、熱処理を行うことでｎ＋エミッタ領域15を形成する
［第３図(j)］。
分に酸化膜7 ′を通してＰ、As等の不純物イオンを打込
み、熱処理を行うことでｎ＋エミッタ領域15を形成する
［第３図(j)］。
なお、ここではイオン注入法によってエミッタ領域15を
形成したが、酸化膜7 ′を除去して、その開口部にポリ
シリコン14と同時にポリシリコンを堆積させ、熱処理に
よってポリシリコン内のP 又はAs等の不純物をｐベース
領域9 へ拡散させてｎ＋エミッタ領域15を形成しても良
い。
形成したが、酸化膜7 ′を除去して、その開口部にポリ
シリコン14と同時にポリシリコンを堆積させ、熱処理に
よってポリシリコン内のP 又はAs等の不純物をｐベース
領域9 へ拡散させてｎ＋エミッタ領域15を形成しても良
い。
次に、厚さ3000〜7000ÅのPSG 膜又はSiO2 膜16を上述
のガス系のCVD 法で堆積し、続いて、マスク合せ工程と
エッチング工程とによりポリシリコン14上にコンタクト
ホールを開ける。このコンタクトホールに電極17（Al、
Al-Si、Al-Cu-Si等の金属）を真空蒸着又はスパッタリ
ングによって堆積させる［第３図(k)］。
のガス系のCVD 法で堆積し、続いて、マスク合せ工程と
エッチング工程とによりポリシリコン14上にコンタクト
ホールを開ける。このコンタクトホールに電極17（Al、
Al-Si、Al-Cu-Si等の金属）を真空蒸着又はスパッタリ
ングによって堆積させる［第３図(k)］。
続いて、PSG 膜又SiO2 膜等の層間絶縁膜18をCVD 法で
厚さ3000〜9000Å堆積させる。そして、マスク合せ及び
エッチング工程により、エミッタ領域15上にコンタクト
ホールを開け、電極19（Al、Al-Si、Al-Cu-Si等の金
属）を形成する［第３図(l)］。
厚さ3000〜9000Å堆積させる。そして、マスク合せ及び
エッチング工程により、エミッタ領域15上にコンタクト
ホールを開け、電極19（Al、Al-Si、Al-Cu-Si等の金
属）を形成する［第３図(l)］。
そして最後に、パッシベーション膜20（PSG 膜又はSi3N
4膜等）をCVD 法によって形成し、ウエハ裏面に電極21
（Al、Al-Si、Al-Cu-Si等の金属）を形成して、第１図
(a) および(b) に示す光電変換装置が完成する。
4膜等）をCVD 法によって形成し、ウエハ裏面に電極21
（Al、Al-Si、Al-Cu-Si等の金属）を形成して、第１図
(a) および(b) に示す光電変換装置が完成する。
なお、本実施例では、素子分離領域6 において、酸化膜
24の下の半導体領域にｎ＋半導体を用いたが、勿論これ
に限定されるものではなく、PNP バイポーラトランジス
タであればｐ＋半導体を用いればよい。
24の下の半導体領域にｎ＋半導体を用いたが、勿論これ
に限定されるものではなく、PNP バイポーラトランジス
タであればｐ＋半導体を用いればよい。
［発明の効果］ 以上詳細に説明したように、本発明によれば、複雑な工
程による深い分離領域を必要とせず、分離効果に優れ、
動作が安定し、高集積化された、高出力、高感度、低雑
音の光電変換装置を提供できる。
程による深い分離領域を必要とせず、分離効果に優れ、
動作が安定し、高集積化された、高出力、高感度、低雑
音の光電変換装置を提供できる。
第１図(a) は、本発明による光電変換装置の一実施例の
平面図、第１図(b) および(c) は、その一つのセルのA-
A ′線断面図、 第２図(a) は、本実施例の概略的断面図、第２図(b) お
よび(c) は、本実施例における素子分離領域近傍の電位
分布図、 第３図(a) 〜(l) は、本実施例の製造工程図、 第４図(a) は、特開昭60-12759号公報〜特開昭60-12765
号公報に記載されている光電変換装置の平面図、第４図
(b) は、そのＩ−Ｉ線断面図である。 1……ｎシリコン基板 4……ｎ−エピタキシャル層 6……素子分離領域 23……ｎ＋領域 24……フィールド酸化膜 9……ｐベース領域 12……酸化膜 14……ポリシリコン（キャパシタ電極） 15……ｎ＋エミッタ領域
平面図、第１図(b) および(c) は、その一つのセルのA-
A ′線断面図、 第２図(a) は、本実施例の概略的断面図、第２図(b) お
よび(c) は、本実施例における素子分離領域近傍の電位
分布図、 第３図(a) 〜(l) は、本実施例の製造工程図、 第４図(a) は、特開昭60-12759号公報〜特開昭60-12765
号公報に記載されている光電変換装置の平面図、第４図
(b) は、そのＩ−Ｉ線断面図である。 1……ｎシリコン基板 4……ｎ−エピタキシャル層 6……素子分離領域 23……ｎ＋領域 24……フィールド酸化膜 9……ｐベース領域 12……酸化膜 14……ポリシリコン（キャパシタ電極） 15……ｎ＋エミッタ領域
Claims (2)
- 【請求項１】第一導電型の半導体からなる制御電極領域
と前記第一導電型とは異なる第二導電型の半導体からな
る第一及び第二の主電極領域とを有し光エネルギーを受
けることにより生成されるキャリアを前記制御電極領域
に蓄積可能なトランジスタの複数と、素子分離領域と、
を具備し、 前記制御電極領域を浮遊状態として蓄積動作を行い、前
記第一の主電極領域を浮遊状態として読み出し動作を行
い、前記第一の主電極領域を所定の電位に保持してリフ
レッシュ動作を行う光電変換装置であって、 前記制御電極領域が、前記複数のトランジスタに共通の
第二導電型の第１共通領域上に設けられた該第１共通領
域よりも不純物濃度の低い第二導電型の第２共通領域を
備えた前記第二の主電極領域の表面内に形成され、 第二導電型の半導体からなり前記第２共通領域よりも不
純物濃度の高い半導体領域が前記素子分離領域として前
記表面内に形成されており、 前記第１共通領域と前記半導体領域とを夫々同電位に保
持する手段を備えていることを特徴とする光電変換装
置。 - 【請求項２】前記トランジスタはバイポーラトランジス
タであり、前記第一の主電極領域がエミッタ、前記第二
の主電極領域がコレクタであることを特徴とする特許請
求の範囲第１項に記載の光電変換装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091133A JPH0624233B2 (ja) | 1985-04-30 | 1985-04-30 | 光電変換装置 |
| EP86303250A EP0200531B1 (en) | 1985-04-30 | 1986-04-29 | Photoelectric conversion device |
| DE86303250T DE3688804T2 (de) | 1985-04-30 | 1986-04-29 | Lichtelektrische Wandleranordnung. |
| US07/960,290 US5309013A (en) | 1985-04-30 | 1992-10-13 | Photoelectric conversion device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60091133A JPH0624233B2 (ja) | 1985-04-30 | 1985-04-30 | 光電変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61251066A JPS61251066A (ja) | 1986-11-08 |
| JPH0624233B2 true JPH0624233B2 (ja) | 1994-03-30 |
Family
ID=14018033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60091133A Expired - Fee Related JPH0624233B2 (ja) | 1985-04-30 | 1985-04-30 | 光電変換装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0200531B1 (ja) |
| JP (1) | JPH0624233B2 (ja) |
| DE (1) | DE3688804T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6472557A (en) * | 1987-09-11 | 1989-03-17 | Seiko Instr & Electronics | Image sensor |
| GB2324651B (en) * | 1997-04-25 | 1999-09-01 | Vlsi Vision Ltd | Improved solid state image sensor |
| EP2287917B1 (en) | 1999-02-25 | 2016-05-25 | Canon Kabushiki Kaisha | Light-receiving element and photoelectric conversion device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US3624428A (en) * | 1970-03-20 | 1971-11-30 | Rca Corp | Electric signal processing circuit employing capacitively scanned phototransistor array |
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