JPH04262537A - 光電変換デバイスの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は画素ごとに増幅機能を持
つ光電変換デバイスの製造方法に関するものである。

【０００２】

【従来の技術】従来の光電変換デバイスのうち、バイポ
ーラ・フォト・トランジスタのベース領域に入射された
光によって発生したキャリアを、バイポーラトランジス
タの増幅作用を利用してエミッタ・フォロワで電荷蓄積
用のキャパシタに受けるという光電変換デバイスは、発
明者大見および田中に付与された「光電変換装置」とい
う名称の米国特許４，７９１，４６９号明細書に記載さ
れている。このような光電変換装置は、図６に示される
ような構造とされ、図７に示すフローチャートにしたが
って製造されていた。

【０００３】ｎ型シリコン基板６０１に対し、ｎ−　型
エピタキシャル層６０２を形成し（ステップＳ７０１）
、その中にイオン注入法によりＰ型のベース領域６０４
を作り（ステップＳ７０２）、その後ゲート酸化膜６０
５１，６０５２およびポリシリコン膜６０６１，６０６
２の形成（ステップＳ７０３，Ｓ７０４）と工程を進め
、バイポーラトランジスタのエミッタ部、コレクタ部と
なるｎ＋　領域６０８１、６０８２をそれぞれイオン注
入法により作る（ステップＳ７０５）。さらにベースに
蓄積されたキャリアをリフレッシュするＰＭＯＳトラン
ジスタのソース部、ドレイン部となるＰ＋領域６０９１
、６０９２をそれぞれ形成し（ステップＳ７０６）、そ
の後、これらの上部に形成されるゲート酸化膜６０５の
電極形成部分にコンタクト用の窓を開口し（ステップＳ
７０７）、さらにメタル配線６１０１、６１０２、６１
０３を行なう基本工程フローで構成されていた。

【０００４】このような製造方法においては、高品質の
ｎ−　型エピタキシャル層を形成するためにイントリン
シックゲッタリング（ＩＧ処理と称する）を行うことが
良いとされていた。

【０００５】

【発明が解決しようとしている課題】しかしながら、上
記ＩＧ処理では、光電変換装置の歩留りを十分に向上さ
せることができなかった。すなわち、微小欠陥を除去す
るためのゲッタリング作用が十分表れないので、以下に
記すような問題点が生じることが判明した。

【０００６】（１）例えば、画素ごとに増幅機能を持っ
た光電変換デバイスをライン状に並べたいわゆるライン
型センサにおいては、各ビットの出力ムラが大きなもの
となり、Ｓ／Ｎを大きくとることができない。これは暗
状態、光照射状態でも同様である。

【０００７】（２）上記（１）の欠点は当然そのライン
センサーの歩留まり低下を招く。

【０００８】本発明は上記のような従来の技術的課題に
鑑みてなされたものであって、複雑な処理を必要とする
ことがなく、最も効果的なゲッタリング作用を生じさせ
る工程を含んだ光電変換デバイスの製造方法を実現する
ことを目的とする。

【０００９】

【課題を解決するための手段】本発明の光電変換デバイ
スの製造方法は、画素毎の増幅機能を備えた光電変換デ
バイスの製造方法であって、前記光電変換デバイスを形
成するための半導体基板の一面に酸化膜を形成させる第
１の工程と、前記第１の工程により前記半導体基板の一
面に形成された酸化膜を除去する第２の工程と、該一面
にリンがドープされたポリシリコン膜を形成する第３の
工程と、を含む。

【００１０】この場合、前記第１の工程の後、前記半導
体基板の一方の面をレジストコートして保護し、他方の
面にイオン注入を行う第４の工程を含み、前記第４の工
程後、前記第３の工程を行うものとしてもよい。

【００１１】

【作用】第３の工程にてデバイスに形成されるリンがド
ープされたポリシリコン膜は、第２の工程にて酸化膜が
除去された半導体基板の一面においては酸化膜を介する
ことなく形成される。これにより、ポリシリコンに固有
の結晶粒界が不純物のシンクとなるゲッタリング作用が
生じる。これに加えて、デバイス中にリンが拡散され、
ミスフィット転位網が形成される。ミスフィット転位網
は不純物のシンクとして働くとともに、デバイス表面の
核形成中心がミスフィット転位網中に拡散し、積層欠陥
の発生を防止するゲッタリング作用を生じさせるのでゲ
ッタリング作用がさらに強いものとなる。。

【００１２】第４の工程としてイオン注入が行われるも
のにおいては、イオン注入による損傷に基づいてデバイ
スにミスフィット転位網が形成され、ゲッタリング作用
が生じる。

【００１３】本発明によれば従来の光電変換デバイス製
造工程に導入可能なｅｘｔｒｉｎｓｉｃ　ｇｅｔｔｅｒ
ｉｎｇ　処理方法（以下ＥＧ処理と呼ぶ）が設けられる
こととなり、デバイス表面の活性領域にある不純物や欠
陥を除去することが可能となる。これはバイポーラ・フ
ォト・トランジスタ型光電変換デバイスの特性を安定し
て向上させることに継がる。

【００１４】

【実施例】次に、本発明の実施態様例について図面を参
照して説明する。

【００１５】まず、本発明者等は、図１に示すような光
電変換装置の製造工程において導入可能なＥＧ処理方法
として以下の具体例について比較検討した。

【００１６】ｉ）　　リン拡散によるミスフィット転位
網ｉｉ）　　ポリシリコン膜 ｉｉｉ）　　イオン注入（注入イオン：Ａｒ，Ｋｒ，Ｘ
ｅ，Ｏ，Ｐ，Ｓｉ，Ａｓ，Ｂ等） ｉｖ）　　レーザ照射 ｖ）　　Ｓｉ３　Ｎ４　膜 ｖｉ）　　機械的損傷（例えばサンドブラスト）ｖｉｉ
）　　ＩＳＳ（Ｉｍｐａｃｔ　Ｓｏｕｎｄ　Ｓｔｒｅｓ
ｓｉｎｇ）ｖｉｉｉ）　　塩素を添加した酸化性雰囲気
中で熱処理する方法 以上の中で、ｉ）〜ｖｉｉ）はデバイス背面に処理を施
して歪場を導入する方法である。これら具体例はＥＧ処
理法として公知の技術である。我々はこの中で最も効果
の表れる方法がｉ）＋ｉｉ）による製造方法およびｉ）
＋ｉｉ）＋ｉｉｉ）による製造方法であることを見いだ
した。以下、それぞれ実施例１、実施例２としてここに
説明する。

【００１７】（実施例１）図１の断面図に示すような光
電変換デバイスを図２に示すフローチャートに示す製造
工程により作製する。ｎ型シリコン基板１０１上に、ｎ
−型エピタキシャル層１０２を形成させ（ステップＳ２
０１）、さらにその中にＢのイオン注入および熱処理に
よってＰ型ベース領域１０４を形成させる（ステップＳ
２０２）。次にゲート酸化膜を上下の表面に形成させた
後に（ステップＳ２０３）、デバイス下面側（ｎ型シリ
コン基板１０１側）のゲート酸化膜を除去する（ステッ
プＳ２０４）。続いてＰＭＯＳトランジスタのゲート電
極となるリンがドープされたポリシリコン膜１０６１，
１０６２を形成させる（ステップＳ２０５）。このとき
デバイス下面のゲート酸化膜を予め除去しておいたため
、ｎ型シリコン基板１０１の下面にも直接ポリシリコン
膜１０６２が付着形成されており、ポリシリコンのドー
パントであるＰ＋（リン）が拡散源となり、ｎ型シリコ
ン基板１０１に高濃度で拡散することによりミスフィッ
ト転位網層１０７が形成される。このことが、すなわち
ＥＧ処理工程となり最も重要である。その後、バイポー
ラトランジスタのエミッタ部、コレクタ取出部となるｎ
＋　領域１０８１、１０８２をリンのイオン注入により
それぞれ作る（ステップＳ２０６）。さらにベースに蓄
積されたキャリアをリフレッシュするためのＰＭＯＳト
ランジスタのソース部、ドレイン部となるＰ＋領域１０
９１、１０９２をそれぞれイオン注入により形成し（ス
テップＳ２０７）、その後、これらの上部に形成された
ゲート酸化膜１０５１の電極形成部分にコンタクト用の
窓を開口し（ステップＳ２０８）、さらにメタル配線１
１０１、１１０２、１１０３を形成する。

【００１８】光電変換動作について説明する。

【００１９】上面から入射した光は空乏化しているｎ−
型エピタキシャル層１０２内で主として電子・正孔対を
発生する。電子は正電位（＋５Ｖ）に保持されたコレク
タ電極１１０３に流れ出し、正孔は浮遊状態にあるベー
ス層１０４内に蓄積される。この蓄積動作に伴い、浮遊
状態にあるエミッタ１０８１の電位も変化する（順バイ
アス蓄積動作）。このエミッタの電位変化を、メタル配
線１１０２に接続されたＮチャンネルＭＯＳトランジス
タを介して電荷転送し読み取る（読出し動作）。その後
、ポリシリコンゲート電極１０６１を負バイアスし、Ｐ
ＭＯＳトランジスタをオンしてベース層１０４の電位を
所定電位にセットする。つづいて、上述の転送用Ｎチャ
ンネルＭＯＳトランジスタとは別のＮチャンネルＭＯＳ
トランジスタによりエミッタを所定電位にセットする。 これにより、ベース、エミッタ間は順バイアスされて蓄
積されていたホールが消滅し、初期状態に戻る。

【００２０】次に、上述した作製手順によって光電変換
装置を作製した。これを図３および図４を参照してより
詳細に説明する。

【００２１】図３（ａ）〜（ｃ）および図４（ａ）〜（
ｃ）は、図１に示した光電変換デバイスの製造工程を段
階的に示す断面図である。

【００２２】まず、図３（ａ）に示されるように、不純
物濃度１×１０１５〜５×１０１８ｃｍ−３のｎ型シリ
コン基板１０１の表面に、表面温度１０００℃、ＨＣｌ
を２リットル／ｍｉｎ　、Ｈ２　を６０リットル／ｍｉ
ｎ　の条件で約１．５分間エッチングした後、ソースガ
スＳｉＨ２　Ｃｌ２　（１００％）を１．２リットル／
ｍｉｎ　、ドーピングガス（Ｈ２　希釈ＰＨ３　、２０
ｐｐｍ）を１００ｃｃ流し、成長温度１０００℃、１２
０〜１８０Ｔｏｒｒの減圧下においてｎ−　エピタキシ
ャル層１０２を形成させた。このときの単結晶成長速度
は０．５μｍ／ｍｉｎ　、厚さは２〜１０μｍ、そして
不純物濃度は１×１０１２〜１０１６ｃｍ−３好ましく
は１０１２〜１０１４ｃｍ−３である。

【００２３】なお、ｎ−　エピタキシャル層１０２の品
質を向上させるためには、デバイスをまず１１５０℃〜
１２５０℃の高温処理で表面近傍から酸素を除去し、そ
の後、８００℃程度の長時間熱処理によりデバイス内部
にマイクロディフェクトを多数発生させ、デヌーデッド
ゾーンを有するイントリンシック・ゲッタリングを行な
った。

【００２４】つづいて、ベース領域１０４の形成手順に
ついて図３（ｂ）を参照して説明する。

【００２５】ｎ−エピタキシャル層１０２の上に厚さ５
００〜１５００Åのバッファ酸化膜をパイロジェネック
酸化（Ｈ２　＋Ｏ２　）により形成した。他にも、ウェ
ット酸化（Ｏ２　＋Ｈ２　Ｏ）、スチーム酸化（Ｎ２　
＋Ｈ２　Ｏ）またはドライ酸化等により形成することも
できる（第１の工程）。さらに、積層欠陥等のない良好
な酸化膜を得るには、８００〜１０００℃の温度での高
圧酸化が適している。この前に図３（ｂ）に示される選
択酸化法により得られたフィールド酸化膜１０３を素子
領域外に設けておいた。この選択酸化法に関しては周知
の技術としてここでの説明は省略する。

【００２６】次に、選択光照射により作製された不図示
のレジストをマスクとし、５００〜１５００Åのバッフ
ァ酸化膜を通して、ベース領域１０４となる部分にＢ＋
　イオン（またはＢＦ２＋イオンでもよい）をイオン注
入した。この表面濃度は１×１０１５〜５×１０１８ｃ
ｍ−３、望ましくは１〜２０×１０１６ｃｍ−３であり
、イオン注入量は７×１０１１〜１×１０１５ｃｍ−２
、望ましくは１×１０１２〜１×１０１４ｃｍ−２であ
る。

【００２７】レジストを除去した後、１０００〜１１０
０℃のＮ２　雰囲気中で熱拡散によってベース領域１０
４を深さ０．６〜１μｍ程度となるまで形成させた。

【００２８】なお、ベース領域１０４を形成する方法と
しては、ＢＳＧをウェハ上に堆積させて１１００℃〜１
２００℃の熱拡散によって不純物であるＢを所定の深さ
まで拡散させて形成する方法もある。

【００２９】こうしてベース領域１０４を形成させ、続
いて素子領域内のバッファ酸化膜を除去し、ゲート酸化
膜１０５１を１００〜１０００Å形成させた。このとき
、基板背面側にもゲート酸化膜１０５２が形成される。

【００３０】ここで、図３（ｃ）に示すようにデバイス
背面側のゲート酸化膜１０５２を除去する工程（第２の
工程）を行った。これは、その後、ポリシリコン膜を堆
積させるときにはデバイス背面側が裸でシリコン基板と
ポリシリコン膜とが直接接合することが重要なためであ
る。この、背面側のゲート酸化膜１０５２の除去は、デ
バイス表側のみをレジストでコートしたうえでウェット
法またはドライ法でエッチングすればよいが、簡便かつ
表面側のドライエッチャーでの搬送及びステージ等との
接触を考えるとウエットエッチングが好ましい。

【００３１】次に、図４（ａ）に示すようにポリシリコ
ン膜１０６１，１０６２およびミスフィット転位網層１
０７の形成を行った。

【００３２】ノンドープのポリシリコン膜をＣＶＤ法で
堆積させ、続けて、ＰＯＣｌ３　デポジションによるリ
ンのドーピングを９００℃〜１０００℃、好ましくは９
５０℃程度で行なった（第３の工程）。このとき、ポリ
シリコン膜１０６２を通して高濃度のリンが拡散され、
ミスフィット転位網層１０７が形成された。また、デバ
イス表側にはポリシリコン膜１０６１がパターン化され
てＰＭＯＳのゲート電極を形成した。

【００３３】次に、図４（ｂ）に示すようにｎ＋領域１
０８１，１０８２、Ｐ＋領域１０９１，１０９２を形成
した。

【００３４】イオン注入法によりエミッタ電極およびコ
レクタ電極が形成される部分に、ゲート酸化膜１０５を
通してＰ，Ａｓ等の不純物イオンを打込み、熱処理を行
なうことでｎ＋　領域１０８１，１０８２をそれぞれ形
成した。また続けてイオン注入法により、ＰＭＯＳのソ
ースおよびドレイン領域が形成される部分にも同様にＢ
，ＢＦ２　等の不純物イオンを打込み、熱処理を行なう
ことでＰ＋　領域１０９１，１０９２をそれぞれ形成し
た。もちろん各ｎ＋領域１０８１，１０８２　，Ｐ＋　
領域１０９１，１０９２に対しては同一熱処理を行なう
ものとしてもよい。

【００３５】最後に、図４（ｃ）に示すように電極を必
要とする部分にコンタクトホール開け、メタル配線層（
Ａｌ，Ａｌ−Ｓｉ等の金属）を成膜し、パターニングし
て各々の電極１１０１，１１０２，１１０３を形成した
。

【００３６】なお、本実施例ではメタル配線層の前のＰ
ＳＧ膜等や、メタル配線後の遮光膜（光電変換デバイス
として必要）及びパッシベーション膜の形成工程につい
ては省略してある。

【００３７】以上説明した方法により作製された光電変
換デバイスでは、デバイス背面に高濃度のリンドープポ
リシリコン膜が接合されているため、まずポリシリコン
膜に固有な結晶粒界が不純物のシンクとなり、デバイス
にほとんど歪みが生ずることなくゲッタリング作用が付
与される。また、ポリシリコン膜を通してＰＯＣｌ３　
デポジションを行なう際に非常に高濃度のリンが拡散さ
れてミスフィット転移網層が形成されることにより、そ
の後のプロセスを経てもデバイス表面の核形成中心が転
位網層中へ拡散してしまうので積層欠陥（表面積層欠陥
、バルク積層欠陥とも）の発生が防止できる。さらに拡
散時に形成された高濃度にリンを含んだ層も不純物のシ
ンク（リン−重金属化合物形成）として働くので、持続
性のすぐれたゲッタリング作用が生じる。

【００３８】本実施例においては、図７に示した従来行
われている工程にデバイス背面のゲート酸化膜を除去す
るという工程を加えるだけで、リンドープのポリシリコ
ン膜を用いたＥＧ処理法を効果的に導入することができ
た。

【００３９】（実施例２）本実施例は上述した実施例１
に加えて実施例１の図３（ｂ）に示される時点、つまり
ゲート酸化膜の形成終了後、デバイス表側をレジストコ
ートして保護し、デバイス背面側にＡｒイオンを注入量
５〜２０×１０１５ｃｍ−２、加速電圧５０〜１６０Ｋ
ｅＶで望ましくは大きな注入量、大きな加速電圧で行な
うものである（第４の工程）。そして、イオン注入後に
表面のレジストを剥離し、ポリシリコンデポジションを
行う。イオンとしてＡｒを選択し、上述した通りＥＧ処
理工程を含めて、光電変換装置の作製を行った。もちろ
ん打込みイオンはＡｒだけでなく、Ｏ，Ｐ，Ｓｉ，Ａｓ
，Ｂ等でも可能であった。ただしＡｒが最も効果があっ
た。

【００４０】デバイス背面からのイオン注入法は、イオ
ン注入による損傷に基づいたアニール処理後、浅い領域
にミスフィット転位網が形成されてゲッタリング源とし
て作用する。また、イオン注入による方法は制御性およ
び再現性にすぐれたものであり、汚染も少ない。また工
程導入も簡便である。

【００４１】本発明の実施例１の製造方法で作ったライ
ンセンサーの特性及び歩留まり結果を表１，表２および
図５に示す。

【００４２】まず表１はＥＧ品と従来の方法であるＩＧ
処理のみを含む品との歩留まり比較結果である（Ａ）ロ
ット（Ｂ）ロットでそれぞれ約２０％程度の歩留まり向
上が達成できた。

【００４３】

【表１】 それを具体的に示すのが表２，図５である。

【００４４】表２はＥＧ品、従来品について主要試験項
目の不良チップ数比較である。ＶＮＢＬ，ＶＬＬは光照
射時の隣接ビット出力差、ライン内出力ムラ、ＶＮＢ，
ＶＬは暗状態時のそれぞれ隣接ビット出力差、ライン内
出力ムラである。この表を見て判る通り全ての項目にお
いてＥＧ品が不良チップ数が少ないことが判る。特にＶ
Ｌの項目は歴然とした有意差がでている。

【００４５】

【表２】 　　図５は、そのＶＬに着目して母数２６０チップで、
ＥＧ品、従来品の比較を行なったものである。ＥＧ品の
ＶＬ値はピークが１．４ｍＶで急峻な分布を持っている
。 それに比べ従来品はピークが１．７ｍＶでブロードな分
布を持っている。つまりＶＬのスペックを２．０ｍＶに
すると明らかに従来品の不良チップ数がＥＧ品に比べ多
くなることが判る。

【００４６】以上まとめるとＥＧ処理を施すような製造
工程では、光電変換デバイスの性能及び歩留まりを高め
ることが効果として、はっきり数値に表われていること
を示す。また、安定した歩留まりを高水準で維持できる
ようにもなった。

【００４７】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。

【００４８】請求項１に記載の方法においては、効果的
なゲッタリング作用が生じる工程を従来の光電変換デバ
イスの製造工程に簡便に導入でき、このゲッタリンブ作
用により製造される光電変換デバイスの性能を上げ、歩
留まりを向上することができる効果がある。

【００４９】請求項２に記載の方法においては、制御性
および再現性にすぐれ、汚染も少ないゲッタリング作用
が生じる工程を簡便に導入することができる効果がある
。

【図面の簡単な説明】

【図１】本発明を実施した光電変換デバイスの構成を示
す断面図である。

【図２】図１に示した光電変換デバイスの製造工程を示
すフローチャートである。

【図３】（ａ）〜（ｃ）は図１に示した光電変換デバイ
スの製造工程順に追った断面図である。

【図４】（ａ）〜（ｃ）は図１に示した光電変換デバイ
スの製造工程順に追った断面図である。

【図５】暗状態のライン内出力ムラを従来例と比較した
結果を示すヒストグラフである。

【図６】従来例による光電変換デバイスの構成を示す断
面図である。

【図７】図６に示した従来例による光電変換デバイスの
製造工程を示すフローチャートである。

【符号の説明】

１０１　　　　ｎ型シリコン基板 １０２　　　　ｎ−　型エピタキシャル層１０３　　　
　フィールド酸化膜 １０４　　　　ベース領域 １０５１，１０５２　　　　ゲート酸化膜１０６１，１
０６２　　　　ポリシリコン膜１０７　　　　ミスフィ
ット転位網層 １０８１，１０８２　　　　ｎ＋領域 １０９１，１０９２　　　　Ｐ＋領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　画素毎の増幅機能を備えた光電変換デ
   バイスの製造方法であって、前記光電変換デバイスを形
   成するための半導体基板の一面に酸化膜を形成させる第
   １の工程と、前記第１の工程により前記半導体基板の一
   面に形成された酸化膜を除去する第２の工程と、該一面
   にリンがドープされたポリシリコン膜を形成する第３の
   工程と、を含むことを特徴とする光電変換デバイスの製
   造方法。
2. 【請求項２】　　画素毎の増幅機能を備えた光電変換デ
   バイスの製造方法であって、前記第１の工程の後、前記
   半導体基板の一方の面をレジストコートして保護し、他
   方の面にイオン注入を行う第４の工程を含み、前記第４
   の工程後、前記第３の工程を行うことを特徴とする請求
   項１に記載の光電変換デバイスの製造方法。