JPH0566745B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は素子分離領域を有する半導体装置に係
り、特に一導電型の半導体で形成された素子分離
領域を有効に利用した半導体装置に関する。

本発明は、たとえば光励起により発生したキヤ
リアを蓄積し、蓄積されたキヤリアにより発生し
た蓄積電圧を読出す方式の光電変換装置等に適用
される。

〔従来技術〕

第１図は、特願昭58−120755号公報に記載され
ている光電変換装置を示し、 第１図ａは光センサセルを二次元的に配列した
光電変換装置の平面図、 第１図ｂはそのＡ−A′線断面図である。

第１図ａおよびｂにおいて、n⁺シリコン基板
１０１上に光センサセルが配列されており、各光
センサセルはSiO₂，Si₃N₄、又はポリシリコン等
より成る素子分離領域１０２によつて隣りの光セ
ンサセルから電気的に絶縁されている。

各光センサセルは、エピタキシヤル技術等で形
成される不純物濃度の低いn^-領域１０３、 その上にｐタイプの不純物（たとえばボロン
等）をドープしたバイポーラトランジスタのベー
スおよびｐチヤネルMOSトランジスタのソース
となるｐ領域１０４と、ｐチヤネルMOSトラン
ジスタのドレインとなるｐ領域１０５、 前記バイポーラトランジスタのエミツタとなる
n⁺領域１０６、 酸化膜１０７を挾んでｐチヤネルMOSトラン
ジスタのゲート電極１０８、酸化膜１０７を通し
てｐ領域１０４にパルスを印加するためのMOS
キヤパシタ電極１０９、エミツタ電極１１０、そ
してｐ領域１０５に所定電位を与える電極１１１
等で構成されている。

このような構成を有する光センサセルの動作を
説明する。

まず、電荷蓄積動作では、ベースであるｐ領域
１０４をn⁺領域１０６に対して負電圧にバイア
スし、光によつて発生したホールを蓄積する。ホ
ールの蓄積によつて、ｐ領域１０４の電位は正の
方向に向つて変化するが、光の強さに応じて各光
センサセルのｐ領域１０４の電位は異なつてく
る。

この状態で読出し動作が行われる。すなわち、
読出しパルス電圧V_RがMOSキヤパシタ電極１０
９に印加されると、ｐ領域１０４が正電位とな
り、ｐ領域１０４に蓄積された情報がエミツタで
あるn⁺領域１０６側に読出される。そして、読
出しパルス電圧V_Rが接地電位にされ、n⁺領域１
０６からエミツタ電極１１０を通して外部へ情報
が出力される。

次に、ｐ領域１０４の電位が光の強度に応じて
異なつている状態で、ゲート電極１０８に負のパ
ルスを印加してリフレツシユ動作を行う。この負
のパルスによつて、ｐチヤネルMOSトランジス
タは導通状態となり、ｐ領域１０４に蓄積されて
るホールが除去されるとともにｐ領域１０４が所
定の負電圧に固定される。すなわち、このリフレ
ツシユ動作によつて、ペースであるｐ領域１０４
の完全な初期化が行われたことになり、以後上述
の蓄積、読出し、リフレツシユという各動作が繰
返えされる。

このように、リフレツシユ動作時にペースであ
るｐ領域１０４を所定の負電圧に固定すること
で、光の強弱に関係なく光情報を完全に、かつ高
速で消去することができる。

しかしながら、特に光電変換装置では、感度の
向上および高解像度化の要請等に伴つて、素子表
面を有効に利用することが望ましい。

この点で、従来の光電変換装置は十分ではなか
つた。すなわち、第１図に示すように、絶縁材よ
り成る素子分離領域１０２を有しているために、
この領域分だけ素子が大きくなり、しかもリフレ
ツシユ時に導通状態となるｐチヤネルMOSトラ
ンジスタの一方の主電極領域１０５に所定の負電
圧を印加するための配線を特別に設ける必要があ
る。又、特開昭55−30855号公報には静電誘導ト
ランジスタのゲートに蓄積されているキヤリアを
引き抜く為のクリア領域を各画素の一部を囲む構
成のイメージセンサが記載されている。しかしな
がら、該イメージセンサではクリア動作がゲート
と集積化されたMOSトランジスタのみで行われ
る為、該MOSトランジスタのオン・オフによる
ノイズが出力信号に現われてしまうことがあつ
た。

〔発明の目的〕

本発明は上記従来の問題点に鑑み成されたもの
であり、その目的は構造を簡単化し素子表面を有
効に利用できる半導体装置を提供することにあ
る。

〔発明の概要〕

上記目的を達成するために、本発明による半導
体装置は、第一導電型の半導体からなり光エネル
ギーを受けることによりキヤリアを蓄積可能な制
御電極領域と、前記第一導電型とは異なる第二導
電型の半導体からなる第一及び第二の主電極領域
と、を有するトランジスタと、 前記第一の主電極領域に接続された出力回路
と、を有する半導体装置において、 前記第一の主電極領域を第一の基準電圧源に対
して電気的に結合し前記制御電極領域に蓄積され
たキヤリアを消滅させる為の第一スイツチ手段
と、 前記制御電極領域を第二の基準電圧源に対して
電気的に結合させる為の第二スイツチ手段と、 を有し、 前記第二スイツチ手段は、前記制御電極領域と
第一導電型の半導体からなる素子分離領域とを適
時導通状態とすることを特徴とする。

〔作用〕

本発明によれば、第二スイツチ手段より制御電
極領域の電位を一定電位にすると共に、第一スイ
ツチ手段により出力回路に接続された主電極領域
をも一定電位にすることにより、制御電極領域と
主電極領域との間に電流が流れてリフレツシユ動
作が行われる。従つて第二スイツチ手段によるノ
イズが出力回路に現われることが防止できる。し
かも第二スイツチ手段として素子分離領域を利用
することで高集積化が可能となる。

即ち、特開昭55−30855号公報の技術では、
MOSトランジスタのオンによりゲートの電位は、
一旦、一定電位（V_B）にそろうが、MOSトラン
ジスタのゲート容量によりオフの時にゲート電位
がV_B＋αに変動する。この変動分αは各セルの
ゲート容量のバラツキに大きく依存するので、リ
セツト動作を行なうとはいえ、固定パターンノイ
ズがゲートの初期電位として残るのである。

これに対して、信号出力回路側の主電極領域を
所定電位に固定するリセツト動作を併用すれば、
制御電極領域と該主電極領域との接合に電流が流
れ、変動分αのバラツキは収束されて各セルの制
御電極領域の電位（初期電位）は一定になるので
ある。

ここで、上記素子は、たとえば光センサセルで
あり、適時所定の電位にもどす必要のある一導電
型の半導体領域は光センサセルのベース領域であ
る。

また、上記素子分離領域は、上記半導体領域と
同一導電型の半導体で形成され、上記スイツチ手
段は上記素子分離領域と上記半導体領域とを２つ
の主電極領域とする絶縁ゲート型トランジスタで
ある。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて詳細に説
明する。

第２図ａは本発明による半導体装置の一実施例
の平面図であり、第２図ｂはそのＢ−B′線断面
図である。ただし、本実施例では光センサセルを
２次元的に配列した光電変換装置を取り上げる。

第２図ａおよびｂにおいて、ｎ型シリコンの基
板１上にn^-エピタキシヤル層４が形成され、そ
の中にp⁺素子分離領域６によつて相互に電気的
に絶縁されて光センサセルが形成されている。

各光センサセルは、n^-エピタキシヤル層４上
にバイポーラトランジスタの制御電極領域となる
ｐベース領域９、第一の主電極領域となるn⁺エ
ミツタ領域１５、 酸化膜１０を挾んで、ｐ−MOSトランジスタ
のゲートとｐベース領域９にパルスを印加するた
めのコンデンサC_OXの電極とを兼ねている電極用
のポリシリコン１４、 n⁺エミツタ領域１５に接続している電極用の
ポリシリコン１３、 そして、ポリシリコン１３に接続した電極１９
およびポリシリコン１４に接続した電極１７等で
構成されている。

このような構成を有する光センサセルの基本的
動作を次に説明する。

まず、電荷蓄積動作は、ｐベース領域９にn⁺
エミツタ領域１５に対して逆バイアス電位を与え
た後、ポリシリコン１４の電位をｐ−MOSトラ
ンジスタのしきい値電圧以上の正電位に保ち、ｐ
−MOSトランジスタをオフ状態として、ｐベー
ス領域９に光によつて発生したホールを蓄積す
る。

ホールの蓄積によつて、ｐベース領域９の電位
は正の方向に向かつて変化するが、光の強さによ
つて各光センサセルのｐベース領域９の電位は異
なつてくる。

この状態で、正の読出しパルス電圧V_Rが電極
１７からポリシリコン１４に印加される。電圧
V_Rは正であるから、ｐ−MOSトランジスタはオ
フ状態のままである。

読出しパルス電圧V_Rがポリシリコン１４に印
加されると、ｐベース領域９がn⁺エミツタ領域
１５に対して順方向バイアス状態となり、n⁺エ
ミツタ領域１５からｐベース領域９の電子の注入
が起こり、n⁺エミツタ領域１５の電位が次第に
正電位方向に変化する。すなわち、ｐベース領域
９に蓄積された情報がエミツタ側へ読出される。

ある一定時間読出しパルス電圧V_Rが印加され
た後、ポリシリコン１４が接地電位になると、ｐ
ベース領域９はn⁺エミツタ領域１５に対して逆
バイアス状態となり、n⁺エミツタ領域１５の電
位変化は停止する。

この状態で、エミツタ側の情報がポリシリコン
１３および電極１９を通つて外部へ読出される。

この読出しが終了すると、電極１９が接地さ
れ、n⁺エミツタ領域１５は接地電位となる。し
かし、この状態では、ｐベース領域９に光の強度
に対応した電位、すなわち光情報が蓄積されたま
まであるから、この光情報を除去する必要があ
る。

そこで、電極１７を通じて、ポリシリコン１４
にｐ−MOSトランジスタのしきい値電圧V_thを超
える負のパルス電圧V_RH印加する。これによつて
ｐ−MOSトランジスタは導通状態となり、ｐベ
ース領域９に蓄積されたホールは除去され、ｐベ
ース領域９の電位はp⁺素子分離領域６に印加さ
れている所成の負電圧に固定される。

このリフレツシユ動作によつて、ｐベース領域
９は完全な初期状態となり、以後上述した蓄積、
読出し、リフレツシユの各動作が繰返えされる。

このように、読出し時には、ポリシリコン１４
に正のパルスを印加し、リフレツシユ時には、負
のパルスを印加してｐ−MOSトランジスタをオ
ン状態とするために、上記動作が干渉することは
ない。

ところで、第３図のように光センサセルが配列
された光電変換装置の一部に強い光が当つた場
合、その部分の光センサセルのｐベース領域９が
n⁺エミツタ領域１５に対して順方向バイアス状
態となり、エミツタ側に信号が読出されてブルー
ミング現象が生起する。

これを防止するために、蓄積動作時にポリシリ
コン１４の電位を、ｐベース領域９の電位がゼロ
電位に近ずいた状態で、すなわちエミツタ側に信
号が読出される前に、ｐ−MOSトランジスタが
導通状態となるように設定しても良い。

このようにポリシリコン１４の電位を設定する
ことで、ｐベース領域９とn⁺エミツタ領域１５
とが順方向バイアス状態になる前に、 ｐ−MOSトランジスタが導通状態となり、過
剰電荷はp⁺素子分離領域６側へ流出し、ブルー
ミング現象が防止される。

第３図は本実施例の回路図である。ただし、こ
こでは画素数２×２＝４の場合を一例として取り
上げるが、任意の画素数ｎ×ｎの回路は同図の回
路から容易に構成されうる。

同図において、各光センサセルE₁₁〜E₂₂は第２
図ａおよびｂに示される構成を有している。すな
わち、バイポーラトランジスタ３０１のｐベース
領域９と、酸化膜１０を挾んで対向しているポリ
シリコン１４とによつてコンデンサC_OX３０２が
形成され、ｐベース領域９、p⁺素子分離領域６、
そしてポリシリコン１４によつて第二スイツチ手
段となるｐ−MOSトランジスタ３０３が形成さ
れる。本実施例では、ポリシリコン１４が、コン
デンサC_OX３０２の一方の電極とｐ−MOSトラン
ジスタ３０３のゲートとを兼ねているが、従来例
（第１図）のように別々に構成することもできる。

光センサセルE₁₁およびE₁₂の各電極１７は、ス
イツチングトランジスタ（以下、SWTとする）
３０４を介してシフトトランジスタＡの第１の並
列出力端子に接続され、さらにSWT３０５を介
して端子T₃に接続されている。

光センサセルE₂₁およびE₂₂の各電極１７は、
SWT３０６を介してシフトレジスタＡの第２の
並列出力端子に接続され、さらにSWT３０７を
介して端子T₃に接続されている。

また、SWT３０４および３０６の各ゲート端
子は端子T₁に、SWT３０５および３０７の各ゲ
ート端子は端子T₂に各々接続されている。

光センサセルE₁₁およびE₂₁の各バイポーラトラ
ンジスタ３０１のエミツタ電極１９は、SWT３
０８を介して出力端子に接続され、さらに第一ス
イツチ手段となるSWT３０９を介して接地され
ている。

光センサE₁₂およびE₂₂の各エミツタ電極１９
は、SWT３１０を介して出力端子に接続され、
さらに第一スイツチ手段となるSWT３１１を介
して接地されている。

また、SWT３０８および３１０の各ゲート端
子は、シフトレジスタＢの第１および第２の並列
出力端子にそれぞれ接続され、SWT３０９およ
び３１１の各ゲート端子は端子T₄に接続されて
いる。

各光センサセルのｐ−MOSトランジスタ３０
３のソース領域、すなわちp⁺素子分離領域６に
は所定の負電圧V_BBが印加され、また各光センサ
セルのバイポーラトランジスタ３０１のコレクタ
電極２１には所定の正電圧V_CCが印加されてい
る。

また、各端子T₁〜T₄には、所定のタイミング
で電圧が印加され、対応するSWTをオン状態に
する。

シフトレジスタＡおよびＢには、所定のタイミ
ングでシフトパルスが入力し、各並列出力端子か
ら順次ハイレベル（正電圧V_R）が出力される。

このような構成を有する本実施例の回路の動作
を簡単に説明する。

まず、SWT３０４，３０６，３０８、そして
３１０をオフ状態、SWT３０５，３０７，３０
９、そして３１１をオン状態として、リフレツシ
ユのための負電圧パルスを端子T₃に印加する。
これによつて全光センサセルE₁₁〜E₂₂のリフレツ
シユ動作が行われる。

続いて、SWT３０５および３０７をオフ状態
にして、電荷蓄積動作を行う。これによつて、各
ｐベース領域９にその場所における光情報が蓄積
される。

次に、SWT３０９および３１１をオフ状態、
SWT３０４および３０６をオン状態にして、蓄
積された情報を順次読出す動作を行う。

まず、シフトレジスタＡの第１の並列出力端子
をハイレベルにすることで、光センサセルE₁₁お
よびE₁₂の各電極１７に正電圧V_Rを印加し、ｐベ
ース領域９に蓄積されている情報をエミツタ側へ
読出す。続いて、シフトレジスタＢの第１および
第２の並列出力端子を順次ハイレベルとして、
SWT３０８、そしてSWT３１０を順次オン状態
にする。この動作によつて、光センサセルE₁₁と
E₁₂とに蓄積された情報が順次外部へ出力される。

次に、シフトレジスタＡの第２の並列出力端子
をハイレベルとし、上述したようにシフトレジス
タＢを動作させることで、光センサセルE₂₁とE₂₂
とに蓄積された情報を同様に順次外部へ出力す
る。

こうして読出しが終了すると、上述のリフレツ
シユ動作を行い、以後蓄積、読出し、リフレツシ
ユの各動作を繰返えす。

第４図は本実施例の製造工程図である。

まず、第４図ａに示されるように、不純物濃度
１×10¹⁵〜５×10¹⁷cm^-3のｎ型シリコン基板１の
裏面に、不純物濃度１×10¹⁷〜１×10²⁰cm^-3のオ
ーミツクコンタクト用のn⁺層２をＰ、As又はSb
の拡散によつて形成する。続いてn⁺層２上に厚
さ3000〜7000Åの酸化膜３（たとえばSiO₂膜）
をCVD法によつて形成する。

酸化膜３はバツクコートと呼ばれ、基板１が熱
処理される際の不純物蒸気の発生を防止するもの
である。

次に、基板１の表面を、温度1000℃、HClを２
／min、H₂を60／minの条件で約1.5分間エ
ツチングした後、ソースガスSiH₂Cl₂（100％）を
1.2／min、ドーピングガス（H₂希釈PH₃、
20PPM）を100c.c.流し、成長温度1000℃、120〜
180Torrの減圧下において、n^-エピタキシヤル層
４（以下、n^-層４とする）を形成する。この時
の単結晶成長速度は0.5μｍ／min、厚さは２〜
10μｍ、そして不純物濃度は１×10¹²〜12¹⁶cm^-3、
好ましくは10¹²〜10¹⁴cm^-3である〔第４図ｂ〕。

なお、n^-層４の品質を向上させるためには、
基板をまず1150〜1250℃程度の高温処理で表面近
傍から酸素を除去して、その後800℃程度の長時
間熱処理により基板内部にマイクロデイフエクト
を多数発生させ、デヌーデツトゾーンを有するイ
ントリシツクゲツタリングの行える基板にしてお
くこともきわめて有効である。

続いて、n^-層４上に厚さ4000〜8000Åの酸化
膜５をパイロジエネツク酸化（H₂＋O₂）、ウエツ
ト酸化（O₂＋H₂O）、又はスチーム酸化（N₂＋
H₂O）により形成する。更に、積層欠陥等のな
い良好な酸化膜を得るには、800〜1000℃の温度
での高圧酸化が適している。

そして、素子分離領域を形成するために、酸化
膜５の一部をフオトリソグラフイ法によつて選択
的に除去する〔第４図ｃ〕。

次に、ウエハ状に形成されたボロンナイトライ
ド（以下BNとする）を第４図ｃに示されるウエ
ハと向い合せて拡散炉内に配置し、H₂＋O₂＋N₂
雰囲気で800℃の熱処理を行なつて不純物Ｂを含
んだボロンガラスを酸化膜５およびn^-層４上に
付着させる。そして、N₂雰囲気中で1100℃の熱
処理を５〜15分間加えることで付着不純物Ｂを浅
く拡散させる。

その際表面に形成され、拡散の不均一を生ずる
ボロンガラスをフツ酸＋HNO₃によつて除去す
る。

さらに、800℃、H₂＋O₂雰囲気で酸化を行う
（30〜60分間）。この酸化によつて、完全に除去さ
れなかつたボロンガラスおよび不純物Ｂの付着工
程で生じた表面近傍の欠陥を酸化膜中に取り込む
ことができる。

こうして形成された酸化膜をフツ酸で除去し、
清浄で欠陥の無い表面を露出させる。

続いて、950〜1050℃、H₂＋O₂雰囲気で30〜50
分間の押し込み（ドライブイン）を行い、p⁺素
子分離領域６および酸化膜７を形成する〔第４図
ｄ〕。

本実施例では、60分間の押し込みを行い、シー
ト抵抗20Ω／□、深さ1.7μｍの素子分離領域６を
形成した。

また、第４図ｃに示されるように酸化膜５を形
成した後、拡散源としてBSG（ボロンシリケート
グラス；不純物としてＢを含むSiO₂膜）をCVD
法によつて形成し、押し込みを行うことで上記拡
散と同様にp⁺素子分離領域６を形成することも
できる。

このようにしてp⁺素子分離領域６が形成され
ると、次にベース領域を形成するために酸化膜７
（ただし酸化膜５を含むものとする）を選択的に、
エツチング除去し、そこにバツフア用の酸化膜８
を形成する〔第４図ｅ〕。

酸化膜８は、ベース領域をイオン注入によつて
形成する際のチヤネリング防止および表面欠陥防
止のために設けられ、厚さは500〜1500Åである。
また、この工程でバツクコートの酸化膜３は完全
に取り除かれる。

続いて、BF₃を材料ガスとして生成されたB⁺
イオン又はBF₂ ⁺イオンをウエハへ打ち込む。こ
の時酸化膜７がマスクとなり、酸化膜８の下にだ
けB⁺イオンが注入される。この表面濃度は１×
10¹⁵〜５×10¹⁸cm^-3、望ましくは１〜20×10¹⁶cm
^-3であり、イオン注入量は７×10¹¹〜１×10¹⁵cm
^-2、望ましくは１×10¹²〜１×10¹⁴cm^-2である。

こうしてイオンが注入されると、1000〜1100
℃、N₂雰囲気で熱拡散によつてｐ型のベース領
域９を所定の深さまで形成する〔第４図ｆ〕。

ベース領域９の深さはたとえば0.6〜1μｍ程度
である。

ベース領域９の厚さの不純物濃度は以下のよう
な考えで決定する。感度を上げようとすれば、ベ
ース領域９の不純物濃度を下げてベース・エミツ
タ間容量Cbeを小さくすることが望ましい。Cbe
は略々次のように与えられる。

Cbe＝Aeε（ｑ・N_A／2εVbi）^1/2 ただし、Vbiはエミツタ・ベース間拡散電位で
あり、 Vbi＝kT／ｑlnN_AN_D／ni² で与えられる。ここで、εはシリコン結晶の誘電
率、N_Dはエミツタの不純物濃度、N_Aはベースの
エミツタに隣接する部分の不純物密度n_iは真性キ
ヤリア濃度Aeはベース領域の面積、ｋはポルツ
マン定数、Ｔは温度、ｑは単位電荷量である。
N_Aを小さくする程Cbeは小さくなつて、感度は
上昇するが、N_Aをあまり小さくしすぎるとベー
ス領域が動作状態で完全に空乏化してパンチグス
ルー状態になつてしまうため、あまり低くはでき
ない。ベース領域が完全に空乏化してパンチング
スルー状態にならない程度に設定する。

なお、ベース領域９を形成する方法としては、
BSGをウエハ上に堆積させて、1100〜1200℃の
熱拡散によつて不純物Ｂを所定の深さまで拡散さ
せて形成する方法もある。

こうして、素子分離領域６およびベース領域９
が形成されると、酸化膜７および８を除去し、そ
して厚さ数10〜数100Åの酸化膜１０を形成する
〔第４図ｇ〕。

酸化膜１０の代わりに減圧CVD法を用いた窒
化膜（Si₃N₄）でも良い。窒化膜は、誘電率が
SiO₂の約２倍であり、大きなコンデンサ容量を
得ることができる。また酸化膜（SiO₂膜）はSi
とSiO₂の界面が安定であり、熱ストレスや界面
準位が少ないという利点がある。

酸化膜１０を形成すると、p⁺イオンを５×
10¹⁰1×10¹³cm^-2イオン注入する。このイオン注入
は、ベース領域９と素子分離領域６との間に形成
されるｐチヤネルMOSのしきい値電圧V_thを決定
するために行われる。本実施例では、しきい値電
圧は0.5〜2Vに設定した。

続いて、窒化膜１１（Si₃N₄）を500〜1500Å
の厚さで酸化膜１０上に形成する〔第４図ｈ〕。
形成温度は700〜900℃である。

次に、窒化膜１１上にさらにPSG膜１２を形
成した後、２度のマスク合せ工程を含むフオトリ
ソグラフイー工程により、エミツタとなるべき部
分は酸化膜１０、窒化膜１１、PSG膜１２をす
べて除去し、ｐチヤネルMOSトランジスタのゲ
ートおよびコンデンサC_OXの部分は酸化膜１０を
残して窒化膜１１およびPSG膜１２をエツチン
グ除去する〔第４図ｉ〕。

その後、Asドープのポリシリコンを（N₂＋
SiH₄＋AsH₃）又は（H₂＋SiH₄＋AsH₃）ガスで
CVD法により堆積する。堆積温度は550℃〜900
℃程度、厚さは2000〜7000Åである。むろん、ノ
ンドープのポリシリコンをCVD法で堆積してお
いて、その後As又はＰを拡散しても良い。

そして、堆積したポリシリコン膜をマスク合わ
せフオトリソグラフイ工程の後エツチングで除去
し、さらにPSG膜１２をエツチングすることで、
リフトオフによりPSG膜１２に堆積していたポ
リシリコンはセルフアライン的に除去され、ポリ
シリコン１３および１４が形成される〔第４図
ｊ〕。

ただし、堆積したポリシリコンのエツチングは
C₂Cl₂F₄（CBrF₃＋Cl₂）等のガス系で行い、窒化
膜１１のエツチングはCH₂F₂等のガスで行う。

続いて、熱処理を行うことで、ポリシリコン１
３から不純物（As）をベース領域９の内部に拡
散させ、n⁺エミツタ領域１５を形成する〔第４
図ｋ〕。

次に、厚さ3000〜7000ÅのPSG膜１６を上述
のガス系のCVD法で堆積し、続いて、マスク合
せ工程とエツチング工程とによりポリシリコン１
４上にコンタクトホールを開ける。このコンタク
トホールに電極１７（Al、Al−Si、Al−Cu−Si
等の金属）を真空蒸着又はスパツタリングによつ
て堆積させる〔第４図ｌ〕。

続いて、PSG膜又はSiO₂膜等の層間絶縁膜１
８をCVD法で厚さ3000〜6000Å堆積させる。そ
して、マスク合わせおよびエツチング工程によ
り、ポリシリコン１３上にコンタクトホールを開
け、電極１９（Al、Al−Si、Al−Cu−Si等の金
属）を形成する〔第４図ｍ〕。

そして再度に、パツシベーシヨン膜２０
（PSG膜又はSi₃N₄膜等）をCVD法によつて形成
し、ウエハ裏面に電極２１（Al、Al−Si、Au等
の金属）を形成して完成する〔第２図ａおよび
ｂ〕。

〔発明の効果〕

以上詳細に説明したように、本発明による半導
体装置は素子分離領域を有効に利用するために、
装置の構造が簡単となり、素子の小形化等が可能
となる。また製造工程も簡略化される。

さらに、リフレツシユ時に所定の電位にもどす
必要のあるベース領域を有する光電変換装置に適
用した場合、簡単な構成でリフレツシユ動作を高
速に、かつ確実に行うことができる。また、各光
センサセルの小形化、すなわち高解像度化、かつ
高感度化を達成することができる。

【図面の簡単な説明】

第１図ａは従来の光電変換装置の平面図、第１
図ｂはそのＡ−A′線断面図、第２図ａは本発明
による半導体装置の一実施例の概略的断面図、第
２図ｂはそのＢ−B′線断面図、第３図は本実施
例の動作を説明するための回路図、第４図ａ〜ｍ
は本実施例の製造工程図である。 １……基板、４……エピタキシヤル層、６……
素子分離領域、９……ベース領域、１０……酸化
膜、１３，１４……ポリシリコン（電極用）、１
５……エミツタ領域。

Claims (1)

1. 【特許請求の範囲】 １ 第一導電型の半導体からなり光エネルギーを
   受けることによりキヤリアを蓄積可能な制御電極
   領域と、前記第一導電型とは異なる第二導電型の
   半導体からなる第一及び第二の主電極領域と、 を有するトランジスタと、 前記第一の主電極領域に接続された出力回路
   と、を有する半導体装置において、 前記第一の主電極領域を第一の基準電圧源に対
   して電気的に結合し前記制御電極領域に蓄積され
   たキヤリアを消滅させる為の第一スイツチ手段
   と、 前記制御電極領域を第二の基準電圧源に対して
   電気的に結合させる為の第二スイツチ手段と、 を有し、 前記第二スイツチ手段は、前記制御電極領域と
   第一導電型の半導体からなる素子分離領域とを適
   時導通状態とすることを特徴とする半導体装置。 ２ 前記第二スイツチ手段が絶縁ゲート型トラン
   ジスタであることを特徴とする特許請求の範囲第
   １項記載の半導体装置。