JPS60251657A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は素子分離領域を有する半導体装置に係ル、特に
−導電型の半導体で形成された素子分離領域を有効た利
用した半導体装置に関する。

本発明は、たとえば光励起により発生したキャリアを蓄
積し、蓄積されたキャリアによシ発生した°蓄積電圧を
読出す方式の光電変換装置等に適用される。

〔従来技術〕

第１図は、特願昭５８−１２０７５５号公報に記載され
ている光電変換装置を示し、。

第１図（、）は光センサセルを二次元的に配列した光電
変換装置の平面図・ 第１図（ｂ）はそのＡ　−Ａ’線断面図である。

第１図（ａ）および（ｂ）において、ｎ＋シリコン基板
１０１上に光センサセルが配列されておシ、各光センサ
セルはＳｉＯ□、Ｓｉ、Ｎ４．又はポリシリコン等よ構
成る素子分離領域１０２によって隣シの光センサセルか
ら電気的に絶縁されている。

各党センサセルは、エピタキシャル技術等で形成される
不純物濃度の痕いｎ−領域１０３：その上にｐタイプの
不純物（たとえばゾロン等）をドープしたバイポーラト
ランジスタのペースおよびｐチャネルＭＯ８）ランジス
タのソースとなるｐ領域１０４と、ｐチャネルＭＯ３）
ランジスタのドレインとなるｐ領域１０５゜ 前記バイポーラトランジスタのエミッタとなるｎ＋ａ域
１０６゜ 酸化膜１０７を挾んでｐチャネルＭＯ８）ランジスタの
ダート電極１０８．酸化膜１０７を通してｐ領域１０４
にノＪ？ルスを印加するためのＭＯＳキャノクシタ電極
１０９＃エミッタ電極１１０．（してｐ領域１０５に所
定電位を与える電極１１１等で構成されている。

このような構成を有する光センサセルの動作を説明する
。

まず、電荷蓄積動作では、ペースであるｐ領域１０４を
ｎ１領域１０６に対して負電圧にバイアスし、光によっ
て発生したホールを蓄積する。ホールの蓄積によって、
ｐ領域１０４の電位は正の方向に向って変化するが、光
の強さに応じて各光センサセルのｐ領域１０４の電位は
異なってくる。

この状態で読出し動作が行われる。すなわち、読出し・
ぐルス電圧ｖ８がＭＯＳキャパシタ電極１０９に印加さ
れると、ｐ領域１０４が正電位とな如、ｐ領域１０４に
蓄積された情報がエミッタである一領域１０６側に読出
される。そして、読出し・ぐルス電圧ｖＲが接地電位に
され、ｎ１領域１０６からエミツタ電極１１０全通して
外部へ情報が出力される。

次に、ｐ領域１０４の電位が光の強度に応じて異なって
いる状態で、ダート電極１０８に負の／ぐルスを印加し
てリフレッシュ動作を行う。この負のノクルスによって
、ｐチャネルＭＯＳトランジスタは導通状態となシ、ｐ
領域１０４に蓄積されているホールが除去されるととも
にｐ領域１０４が所定の負電圧に固定される。すなわち
、このリフレッシュ動作によって、ペースであるｐ領域
１０４の完全な初期化が行われたことになシ、以後上述
の蓄積、読出し、リフレッシュという各動作が繰返えさ
れる。

°このように、リフレッシュ動作時にペースであるｐ領
域１０４を所定の負電圧に固定することで、光の強弱に
関係なく光情報を完全に、かつ高速で消去することがで
きる。

しかしながら、特に光電変換装置では、感度の向上およ
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。

この点で、従来の光電変換装置は十分ではなかった。す
なわち、第１図に示すように、絶縁材よ構成る素子分離
領域１０２を有しているために、この領域分だけ素子が
大きくなシ、しかもリフレッシ一時に導通状態となるｐ
チャネルＭＯ８）ランジスタの一方の主電極領域１０５
に所定の負電圧。

を印加するための配線を特別に設ける必要がある。

〔発明の目的〕

本発明は上記従来の問題点に鑑み成されたものであシ、
その目的は構造を簡単化し、素子表面を有効に利用でき
る半導体装置を提供することにある。

〔発明の概要〕

上記目的を達成するために、本発明による半導体装置は
適時所定の電位にもどす必要のある一導電型の半導体領
域と、素子分離領域とを適時導通状態とするスイッチ手
段を有することを特徴とする。

ここで、上記素子は、たとえば光センサセルであシ、適
時所定の電位にもどす必要のある一導電型の半導体領域
は光センサセルのペース領域である。

また、上記素子分離領域は、上記半導体領域と同一導電
型の半導体で形成され、上記スイッチ手段は上記素子分
離領域と上記半導体領域とを２つの主電極領域とする絶
縁ダート型トランジスタである。

〔発明の実施例〕

以下、本発明の実施例を図面を用いて詳細に説明する。

第２図（、）は本発明による半導体装置の一実施例の平
面図であυ、第２図（ｂ）はそのＢ　−Ｂ’線断面図で
ある。ただし、本実施例では光センサセルを２次元的に
配列ルた光電変換装置を取シ上げる。

第２図（ａ）および（ｂ）において、ｎ型シ１ノコンの
基板１上にｎ−ピタキシャル層４が形成さノｔ１その中
にｐｉ子子分領領域６よって相互に電気的に絶縁されて
光センサセルが形成されている。

各党センサセルは、ｎ−エピタキシャル層４上にバイポ
ーラトランジスタのｐペース領域９＋ｎエミッタ領域１
５゜ 酸化膜１０を挾んで、ｐ−ＭＯＳ）ランジスタのダート
とｐベース領域９に・そルスを印カロするだめのコンデ
ンサＣｏｘの電極とを兼ねている電極用のポリシリコン
１４１ 計エミッタ領域１５に接続している電極用のポリシリコ
ン１３゜ そして、′ポリシリコン１３に接続した電極１９および
ポリシリコン１４に接続した電極１７等で構成されてい
る。

このような構成を有する光センサセルの基本的動作を次
に説明する。

まず、電荷蓄積動作は、ｐペース領域９にｎエミッタ領
域ＩＩＣ対して逆バイアス電位を与えた後、チリシリコ
ン１４の電位をｐ−ＭＯ８’）ランジスタのしきい値電
圧以上の正電位に保ち、ｐ−ＭＯＳトランジスタをオフ
状態として、ｐペース領域９に光によって発生したホニ
ルを蓄積する。

ホールの蓄積によって、ｐペース領域９の電位は正の方
向に向かって変化するが、光の強さによって各党センサ
セルのｐペース領域９の電位は異なってくる。

この状態で、正の読出し・そルス電圧ｖＲが電極１７か
らポリシリコン１４に印加される。電圧ｖＩＬは正であ
るから、ｐ−ＭＯＳ）ランジスタはオフ状態のままであ
る。

読出しパルス電圧ＶＲがポリシリコン１４に印加される
と、ｐベース領域９がｎ＋エミッタ領域１５に対゛して
順方向バイアス状態となシ、層エミッタ領域１５からｐ
ペース領域９の電子の注入が起こり、ｎ＋エミッタ領域
１５の電位が次第に正電位方向に変化する。すなわち、
ｐベース領域９に蓄積された情報がエミッタ側へ読出さ
れる。

ある一定時間読出しパルス電圧ｖＲが印加された後、ポ
リシリコン１４が接地電位になると、ｐペース領域９ば
ｎ工（ツタ領域１５に対して逆バイアス状態となシ、計
エミッタ領域１５の電位変化は停止する。

この状態で、エミッタ側の情報がポリシリコン１３およ
び電極１９’５通って外部へ読出される。

この読出しが終了すると、電極１９が接地され、層エミ
ッタ領域１５は接地電位となる。しかし、この状態では
、ｐペース領域９に光の強度に対応した電位、すなわち
光情報が蓄積されたままであるから、この光情報を除去
する必要がある。

そこで、電極１７を通じて、ポリシリコン１４にｐ　−
ＭＯＳ　）ランジスタのしきい値電圧ｖｔｈを超える負
の・ぐルス電圧Ｖ□印加する。これによってｐ　−ＭＯ
Ｓ　）ランゾスタは導通状態となシ、ｐベース領域９に
蓄積されたホールは除去され、ｐペース領域９の電位は
ｐ撫子分離領域６に印加されている構成の負電圧に固定
される。

このリフレッシュ動作によって、ｐペース領域９は完全
な初期状態となシ、以後上述した蓄積、読出し、リフレ
ッシュの各動作が繰返えされる。

このように、読出し時には、ポリシリコン１４に正の・
やルスを印加し、リフレッシュ時には、負のパルスを印
加してｐ　−ＭＯＳ　）ランジスタをオン状態とするた
めに、上記動作が干渉することはない。

ところで、第３図のように光センサセルが配列された光
電変換装置の一部に強い光が当った場合、その部分の光
センサセルのｐペース領域９がｎ＋エミッタ領域１５に
対して順方向バイアス状態となシ、エミッタ側に信号が
読出されてブルーミング現象が生起する。

これを防止するために、蓄積動作時にポリシリコン１４
の電位を、ｐペース領域９の電位がゼロ電位に近ずいた
状態で、すなわちエミッタ側に信号が読出される前に、
ｐ−ＭＯＳ）ランジスタが導通状態となるように設定し
ても良い。

このようにポリシリコン１４の電位を設定することで、
ｐベース領域９とｎ工くツタ領域１５とが順方向バイア
ス状態になる前に、 ｐ　−ＭＯＳ　）ランジスタが導通状態と々シ、過剰電
荷はｐ十素子分離領域６側へ流出し、ブルーミング現象
が防止される。

第３図は本実施例の回路図である。ただし、ここでは画
素数２Ｘ２＝４の場合を一例として取シ上げるが、任意
の画素数ｎＸｎの回路は同図の回路から容易に構成され
うる。

同図において、各光センサセルＥ　１ｓ−Ｅ２２ｕｔｇ
２図（ａ）および（ｂ）に示される構成を有している。

すなわち、バイポーラトランジスタ３０１のｐペース領
域９と、酸化膜１０を挾んで対向しているポリシリコン
１４とによってコンデンサＣ３ｘ３０２が形成され、ｐ
ベース領域９．ｐ＋素子分離領域６゜そしてポリシリコ
ン１４によってｐ　−ＭＯＳ　）ランジスタ３０３が形
成される。本実施例では、ポリシリコン１４が、コンデ
ンサＣ３Ｘ３０２の一方の一電極トｐ　−ＭＯＳ　）ラ
ンジスタ３０３のダートとを兼ねているが、従来例（第
１図）のように別々に構成することもできる◎ 光センサセルＦｉｌおよびＥｔｚの各電極１７は、スイ
ッチングトランジスタ（以下、宵とする）３０４を介し
てシフトレジスタＡの第１の並列出力端子に接続され、
さらにＳＷＴ　３０５を介して端子Ｔ、に接続されてい
る。

光センサセルＥｌ１１およびＥｔｚの各電極１７は、Ｓ
ＷＴ　３０６を介してシフトレジスタＡの第２の並列出
力端子に接続され、さらＫ　ＳＷＴ　３０７を介して端
子ＴｓＫ接続されている。

また、ＳＷＴ　３０４および３０６の各ダート端子は端
子Ｔ１に、ＳＷＴ　３０５および３０７の各ダート端子
は端子Ｔ茸に各々接続されている。

光センサセルＥｌｆおよびＦａｓｔの各バイポーラトラ
ンジスタ３０１のエミッタ電極１９ｆｄ、５ＷＴ３０８
を介して出力端子に接続され、さらに８ＷＴ３０９を介
して接地されている。

、光センサセルＥ１ａおよびＥｔｚの各エミッタ電極１
９は、ｓｗｒ３１０′ｆｒ：介して出力端子に接続され
、さらにＳＷＴ　３１１を介して接地されている。

また、ＳＶ／Ｔ　３０８および３１０の各ダート端子は
、シフトレジスタＢの第１および第２の並列出力端子に
それぞれ接続され、ＳＷＴ　３０９および３１１の各ダ
ート端子は端子Ｔ４に接続されている。

各光センサセルのｐ　−ＭＯＳ　トランジスタ３０３の
ソース領域、すなわちｐ＋素子分離領域６には所定の負
電圧ｖＢＢが印加され、寸た各光センサセルのバイポー
ラトランジスタ３０１のコレクタ電極２１には所定の正
電圧ｖｃｃが印加されている。

また、各端子Ｔ１〜Ｔ４には、所定のタイミングで電圧
が印加され、対応するｓｗ’ｒ　’１オン状態にする。

シフトレジスタＡおよびＢには、所定のタイミングでシ
フ）　ｔ４ルスが入力し、各並列出力端子から順次ハイ
レベル（正電圧ｖＲ）が出力される。

このような構成を有する本実施例の回路の動作を簡単に
説明する。

まず、ＳＷＴ　３０４　、３０６　、３０８　、そして
３１０をオフ状態、ＳＷＴ　３０５　、３０７　、３０
９　。

そして３１１をオン状態として、リフレッシュのための
負電圧・やルスを端子Ｔ３に印加する。これによって全
党センサセルＥｌｌ〜Ｅ２２のリフレッシュ動作が行わ
れる。

続いて、ＳＷＴ　３０５および３０７をオフ状態にして
、電荷蓄積動作を行う。これＫよって、各ｐペース領域
９にその場所における光情報が蓄積される。

次に、ＳＷＴ　３０９および３１１をオフ状態。

ＳＷＴ　３０４および３０６をオン状態にして、蓄積さ
れた情報を順次読出す動作を行う。

まず、シフトレジスタＡの第１の並列出力端子をハイレ
ベルにすることで、光センサセルＥｌｌおよびＥ１２の
各電極１７に正電圧■８を印加し、ｐぺ−ス領域９に蓄
積されている情報をエミッタ側へ読出す。続いて、シフ
トレジスタＢの第１および第２の並列出力端子を順次ノ
）イレペルとして１、ＳＷＴ　３０８　’、そしテＳＷ
Ｔ　３１０を順次オン状態にする。この動作によって、
光センサセルＥｌｌとＥ’ｌ１１とに蓄積された情報が
順次外部へ出力される。

次に、シフトレジスタＡの第２の並列出力端子をハイレ
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ２１とＮ２２とに蓄積された
情報を同様に順次外部へ出力する。

こうして読出しが終了すると、上述のリフレッシュ動作
を行い、以後蓄積、読出し、リフレッシュの各動作を繰
返えす。

第４図は本実施例の製造工程図である。

まず、第４図（ａ）に示されるように、不純物濃度１×
１０１５〜５×１０１７ｆｆｉ−３のｎ型シリコン基板
１の裏面に、不純物濃度Ｉ　Ｘ　１０”〜Ｉ　Ｘ　１０
２１０２Ｏ”のオーミックコンタクト用のｎ増２をＰ　
、　Ａｓ又はｓｂの拡散によって形成する。続いて、ｎ
＋１＠２上に厚さ３０００〜７０００Ｘの酸化膜３（た
とえば５ＩＯ２膜）をＣＶＤ法によって形成する。

酸化膜３はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。

次に、基板１の表面を、温度１０００℃、　ＨＣｌを２
　ｔ／ｍｉｎ　、　Ｎ２を６０ｔ／ｍｉｎの条件で約１
．５分間エツチングした後、ソースガス５ＩＨ２ＣＬ２
（１００チ）を１．２　ｔ／ｍｉｎ　、ドーピングガス
（Ｎ２希釈ＰＨ３，２０ＰＰＭ　）を１００ＣＣ流し、
成長温度１０００℃。

１２０〜ｌ　８Ｑ　Ｔｏｒｒの減圧下において、ｎ−エ
ピタキシャル層４（以下、ｎ一層４とする）を形成する
。

この時の単結晶成長速度は０．５μｍ／ｍ１ｎｅ厚さは
２〜１０　ｆｉｒｎ　ｓそして不純物濃度は１×１０１
２〜１０１６α−３，好ましくは１０１２〜１０１４ｆ
ｆｉ−３である〔第４図（ｂ）〕。

なお、ｎ一層４の品質を向上させるためＫは、基板をま
ず１１５０〜１２５０℃程度の高温処理で表面近傍から
酸素を除去して、その後８００℃程度の長時間熱処理に
よシ基板内部にマイクロディフェクトを多数発生させ、
デヌーデットゾーンを有するイントリンシックダッタリ
ングの行える基板にしておくこともきわめて有効である
。

続いて、ｎ一層４上に厚さ４０００〜８０００Ｘの酸化
膜５を・やイロジェネック酸化（Ｎ２＋０２）、ウェッ
ト酸化（０２＋Ｈ２０）、又はスチーム酸化（Ｎ２＋Ｈ
２ｏ）によう形成する。更に、積層欠陥等のない良好な
酸化膜を得るには、８００〜１０００℃の温度での高圧
酸化が適している。

そして、素子分離領域を形成するために、酸化膜５の一
部をフォトリソグラフィ法によって選択的に除去する〔
第４図（Ｃ）〕。

次に、ウェハ状に形成されたボロンナイトライド（以下
ＢＮとする）を第４図（ｃ）に示されるウェハと向い合
せて拡散炉内に配置し、Ｎ２　＋　０２　＋　Ｎ２雰囲
気で８００℃の熱処理を行なって不純物Ｂを含んだボロ
ンガラスを酸化膜５およびｎ一層４上に付着させる。そ
して、Ｎ２雰囲気中で１１００℃の熱処理を５〜１５分
間加えることで付着不純物Ｂを浅く拡散させる。

その際表面に形成され、拡散の不均一を生ずるがロンガ
ラスをフッ酸＋ＨＮＯ３によって除去する。

さらに、８００℃ｒ　Ｎ２　＋　ｏ□雰囲気で酸化を行
う（３０〜６０分間）。この酸化によって、完全に除去
されなかったボロンガラスおよび不純物Ｂの付着工程で
生じた表面近傍の欠陥を酸化膜中に取シ込むことができ
る。

こうして形成された酸化膜をフッ酸で除去し、清浄で欠
陥の無い表面を露出させる。

続いて、９５０〜１０５０℃、Ｎ２＋Ｏ□雰囲気で３０
〜５０分間の押し込み（ドライツイン）を行い、ｐ１子
分離領域６および酸化膜７を形成する〔第４図（ｄ）〕
。

本実施例では、６０分間の押し込みを行い、シート抵抗
２０Ω／口、深さ１．７μｍの素子分離領域６を形成し
た。

また、第４図（ｃ）に示されるように酸化膜５を形成し
た後、拡散源としてＢＳＧ　（ボロンシリケートグラス
：不純物としてＢを含む５１０２膜）をＣＶＤ法によっ
て形成し、押し込みを行うことで上記拡散と同様にｐ１
子分離領域６を形成するとともできる。

このようにしてｐ１子分離領域６が形成されると、次に
Ｒ−ス領域を形成するために酸化膜７（ただし酸化膜５
を含むものとする）を選択的に、エツチング除去し、そ
こにバッファ用の酸化膜８を形成する〔第４図（ｅ）〕
。

酸化膜８は、ペース領域をイオン注入によって形成する
際のチャネリング防止および表面欠陥防止のために設け
られ、厚さは５００〜１５００Ｘである。また、この工
程でバックコートの酸化膜３は完全に取シ除かれる。

続いて、Ｂｒ３を材料ガスとして生成されたＢイオン又
はＢＦ２＋イオンをウニ・・へ打ち込む。この時酸化膜
７がマスクとなｐ１酸化膜８の下にだけＢイオンが注入
される。この表面濃度はＩ　Ｘ　１０１５〜５Ｘ１０１
８ｃｍ−３，望ましくは１〜２０Ｘ１０ｃｒｎであシ、
イオン注入量は７×１０〜ｌＸｌ０　ｔｍ　。

望ましくはＩ　Ｘ　１０１２〜Ｉ　Ｘ　１０１４ｔｙｎ
−２である。

こうしてイオンが注入されると、１０００〜１１（０，
０℃、Ｎ２雰囲気で熱拡散によってｐ型のペース領域９
を所定の深さ壕で形成する〔第４図（ｆ）〕。

ペース領域９の深さはたとえば０．６〜１μｍ程度であ
る。

ペース領域９の厚さと不純物濃度は以下のような考えで
決定する。感度を上げようとすれば、ペース領域９の不
純物濃度を下げてペース・エミッタ間容量Ｃｂｅｋ小さ
くすることが望ましい。Ｃｂｅは略々次のように与えら
れる。

ただし、ｖｂｌはモミツタ・ペース間拡散電位であシ、 で与えられる。ここで、εはシリコン結晶の誘電率、Ｎ
Ｄはエミッタの不純物濃度、ＮＡはペースのエミッタに
隣接する部分の不純物密度ｎ１は真性キャリア濃度Ａｅ
はペース領域の面積、にはがルツマン定数、Ｔは温度、
ｑは単位電荷量でおる。ＮＡを小さくする程Ｃｂｅけ小
さくなって、感度は上昇するが、ＮＡをあまり小さくし
すぎるとペース領域が動作状態で完全に空乏化して・や
ンチングスルー状態になってしまうため、あまり低くは
できない。

ペース領域が完全に空乏化してパンチングスルー状態に
ならない程度に設定する。

なお、ペース領域９を形成する方法としては、ＢＳＧを
ウェハ上に堆積させて、１１００〜１２００’ｃの熱拡
散によって不純物Ｂを所定の深さまで拡散させて形成す
る方法もある。

こうして、素子分離領域６およびペース領域９が形成さ
れると、酸化膜７および８を除去し、そして厚さ数１０
〜数１００Ｘの酸化膜１０を形成する〔第４図（ｇ）〕
。

酸化膜１０の代わシに減圧ＣＶＤ法を用いた窒化膜（Ｓ
ｉ、Ｎ４）でも良い。窒化膜は、誘電率が８１０２の約
２倍であシ、大きなコンデンサ容量を得ることができる
。また酸化膜（ＳｉＯ□膜）はＳｊとＳｉＯ□の界面が
安定であシ、熱ストレスや界面準位が少ないという利点
がある。

酸化膜１０を形成すると、ｐ＋イオン’ｉ　５　Ｘ　１
０”〜ｌＸ１０ｍ　イオン注入する。このイオン注入は
、ペース領域９と素子分離領域６との間に形成されるｐ
チャネルＭＯ８のしきい値電圧”ｔｂを決定するために
行われる。本実施例では、しきい値電圧は０．５〜２ｖ
に設定した。

続いて、窒化膜１１　（５ｉ５Ｎ４）　’ｅ　５００〜
１５００Ｘの厚さで酸化ＮＩＯ上に形成する〔第４図（
ｈ）〕。

形成温度は７００〜９００℃である。

次に、窒化膜１１上にさらにＰＳＧ膜１２を形成した後
、２度のマスク合せ工程を含むフォトリソグラフィ一工
程により、エミッタとなるべき部分は酸化膜１０．窒化
膜１１　ｊＰＳＧ膜１２全１２て除去し、ｐチャネルＭ
Ｏ８）ランジスタのダートおよびコンデンサＣ８Ｘの部
分は酸化膜１０を残して窒化膜１１およびＰＳＧ膜１２
をエツチング除去する〔第４図（ｉ）〕。

その後、Ａｓドーゾのポリシリコンを（Ｎ２＋ＳｉＨ４
＋ＡＢＨ３）又は（Ｎ２　＋　８１１（４＋　ＡｓＨ３
）ガスでＣＶＤ法によル堆積する。堆積温度は５５０１
：〜９００℃程度、厚さは２０００〜７０００Ｘである
。

むろん、ノンドープのＩリシリコン′ｔ−ＣＶＤ法で堆
積しておいて、その後ＡＩＩ又はＰを拡散しても良い。

そして、堆積したポリシリコン膜をマスク合わせフォト
リングラフィ工程の後エツチングで除去し、さらＫ　Ｐ
ＳＧ膜１２をエツチングすることで、リフトオフにより
　ｐｓｃ膜１２に堆積していたポリシリコンはセルファ
ライン的に除去され、ポリシリコン１３および１４が形
成される〔第４図（ｊ）〕。

ただし、堆積したポリシリコンのエツチングはｃ２ｃｔ
２ｖ４．（ｃＢｒＦ、＋ｃｔ２）等のガス系で行い、窒
化膜１１のエツチングはＣＨ２Ｆ２等のガスで行う。

続いて、熱処理を行うことで、ポリシリコン１３から不
純物（Ａｓ）をペース領域９の内部に拡散させ、ｎ十エ
ミッタ領域１５を形成する〔第４図（ｋ）〕。

次に、厚さ３０００〜７０００ＸのＰＳＧ膜１６を上述
のガス系のＣＶＤ法で堆積し、続いて、マスク合せ工程
とエツチング工程とによシポリシリコン１４上にコンタ
クトホールを開ける。このコンタクトホールに電極１７
　（Ａｔ、Ａｔ−８ｉ、Ａｔ−Ｃｕ−８１等の金属）を
真空蒸着又はス・母ツタリングによって堆積させる〔第
４図〔ハ〕。

続いて、ＰＳＧ膜又はＳｔＯ□膜等の層間絶縁膜１８を
ＣＶＤ法で厚さ３０００〜６０００Ｘ堆積させる。そし
て、マスク合わせおよびエツチング工程によシ、ポリシ
リコン１３上にコンタクトホールを開け、電極１９　（
Ａｔ、Ａｔ−８ｉ、Ａｔ−Ｃｕ−８ｉ等の金属）を形成
する〔第４図に）〕。

そして最後に、パッシペーショｙ膜ｚｏ（ｐｓｃ膜又は
５ｉ３Ｎ４膜等）をＣＶＤ法によって形成し、ウェハ裏
面に電極２１　（Ａｔ、Ａｔ−８ｔ、Ａｕ等の金属）を
形成して完成すΣ〔第２図（ａ）および（ｂ）〕。

〔発明の効果〕

以上詳細忙説明したように、本発明による半導体装置は
素子分離領域を有効に利用するために、装置の構造が簡
単となシ、素子の小形化等が可能となる。また製造工程
も簡略化される。

さらに、リフレッシュ時に所定の電位にもどす必要のあ
るペース領域を有する光電変換装置に適用した場合、簡
単な構成でリフレッシュ動作を高速に、かつ確実に行う
ことができる。また、各光センサセルの小形化、すなわ
ち高解像度化、かつ高感度化を達成することができる。

【図面の簡単な説明】

第１図（、）は従来の光電変換装置の平面図、第１図（
ｂ）はそのＡ　−Ａ’線断面図、 第２図（ａ）は本発明による半導体装置の一実施例の概
略的断面図、第２図（ｂ）はそのＢ　−Ｂ’線断面図、
第３図は本実施例の動作を説明するだめの回路図、 第４図（ａ）〜（ハ）は本実施例の製造工程図である。 １・・・基板、４・・・エピタキシャル層、６・・・素
子分離領域、９・・・ペース領域、１０・・・酸化膜、
１３゜１４・・・ポリシリコン（電極用）、１５・・・
エミッタ領域。 第　１　図（ａ） １２ 第２図（０） １１２図（ｂ） １１３図 １１ｇ４　図　（ａ） ＩＫ４　図（ｂ） 箪　４　図　（Ｃ） ｗ４４図（ｄ） ！１４　図　（ｅ） ９４図（ｆ） １に４　図（９） １に４　図（ｈ） １１４　図　（ｉ） ＩＩＪ　図（ｊ） １１４図（ｋ） １！！４　図　（１） ［４図　（ｍ） １５

Claims (3)

【特許請求の範囲】
1. （１）適時所定の電位にリセットする必要のある一導電
   型の半導体領域を少なくとも有する素子と、前記−導電
   型の半導体よ構成る素子分離領域とを有する半導体装置
   において。 前記半導体領域と前記素子分離領域とを適時導通状態と
   するスイッチ手段を有することを特徴とする半導体装置
   。
2. （２）上記素子は、上記−導電型の半導体領域が制御電
   極領域であシ、該制御電極領域とは反対導電型の２個の
   半導体領域が主電極領域である半導体トランジスタであ
   υ。 上記スイッチ手段は前記制御電極領域と上記素子分離領
   域とを適時導通状態とする絶縁ダート型トランジスタで
   ある。 ことを特徴とする特許請求の範囲第１項記載の半導体装
   置。
3. （３）上記絶縁ダート型トランジスタのダートは上記制
   御電極領域上にも絶縁層を介して配置され、前記制御電
   極領域とキヤ・ぞシタを構成していることを特徴とする
   特許請求の範囲第２項記載の半導体装置。