JPS61114546A

JPS61114546A - 半導体装置の製造方法

Info

Publication number: JPS61114546A
Application number: JP59235223A
Authority: JP
Inventors: Yoshitake Nagashima; 長島　良武; Toshimoto Suzuki; 鈴木　敏司; Shigeyuki Matsumoto; 繁幸松本; Nobuyoshi Tanaka; 田中　信義
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1984-11-09
Filing date: 1984-11-09
Publication date: 1986-06-02

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は素子分離領域を有する半導体装置の製造方法に
係り、特に一導電型の半導体で形成された素子分離領域
によって各素子を電気的に分離する半導体装置の製造方
法に関する。

〔従来技術〕

第４図（、）は、特願昭５８−１２０７５５号に記載さ
れている充電変換装置の平面図、第４図（ｂ）は、その
Ａ　−Ａ’線断ｆ図である。

第４図（、）および（ｂ）において、ｎ＋シリコン基板
１０１上に光センサセルが配列されており、各党センサ
セルは５ｉ０２．５Ｎ３Ｎ４、又はポリシリコン等によ
り成る素子分離領域１０２によって隣りの光センサセル
から電気的に絶縁されている。

各党センナセルは次のような構成を有する。

エピタキシャル技術等で形成される不純物濃度の低いｎ
−領域１０３上にはｐタイプの不純物（たとえばゲロン
等）をドーピングすることでｐ領域１０４および１０５
が形成され、ｐ領域１０４にはｎ＋領域１０６が形成さ
れている。

ｐ領域１０４および１０５は、各々ｐシャネルＭＯ８）
ランジスタのンースおよびドレインであり、ｐ領域１０
４およびｎ領域１０６は、各々ＮＰＮ　バイポーラトラ
ンジスタのペースおよびエミッタである。すなわち、ｐ
領域１０４は、ｐチャネルＭＯＳトランジスタのソース
とＮＰＮバイポーラトランジスタのペースを兼ねている
。

このように各領域が形成されたｎ−領域１０３上には酸
化膜１０７が形成され、酸化膜１０７上に前記ｐチャネ
ルＭＯ８）ランジスタのｆ−）電極ｌＯ８と、ＭＯＳキ
ャノ臂シタ電極１０９とが形成されている。ＭＯＳキャ
ノクシタ電極１０９は、酸化膜１０７を挟んでｐ領域１
０４と対向し、キャパシタを構成する。

その他にｎ＋領域１０６に接続されたエミッタ電極１１
０％Ｐ領域１０５に接続された電極１１１がそれぞれ形
成されている。

光はバイポーラトランジスタのペースであるｐ領域１０
４へ入射し、光ｔｌＣ対応した電荷がｐ領域１０４に蓄
積される（蓄積動作）。蓄積された電荷によってペース
電位は変化し、その電位変化をエミッタ電極１１０から
読出すことで、入射光量に対応した電気信号を得ること
ができる（読出し動作）。また、ｐ領域１０４を所定電
位（ここでは負電位）にリセットするには、電極１１１
に所定電圧に印加しておき、ｒ−ト電極１０８に電圧を
印加してｐチャネルＭＯ８）ランノスタを導通状態にす
ればよい（リフレッシ−動作）。このリフレッシュ動作
によって、ペースであるｐ領域１０４の完全な初期化が
行われたことになり、以後上述の蓄積、読出し、リフレ
ッシュという各動作が繰り返される。

このように、リフレッシュ動作時にペースであるｐ領域
１０４を所定の負電圧に固定することで、光の強弱に関
係なく光情報を完全に、かつ高速で消去することができ
る。

〔発明が解決しようとする問題点〕

しかしながら、特に光電変換装置では、感度の向上およ
び高解像度化の要請等に伴って、素子表面を有効に利用
することが望ましい。

この点で、従来の光電変換装置は十分ではなかった。す
なわち、第４図に示すように、絶縁材より成る素子分離
領域１０２およびｐ領域１０５を有しているために１こ
の領域分だけ素子が大きくなり、しかもリフレッシュ時
に導通状態となるｐチャネルＭＯ８）ランジスタの一方
の主電極領域１０５に所定の負電圧を印加するための配
線を特別に設ける必要がある。

一方、半導体より成る素子分離・項域の場合、２〜４細
の幅でチップ内を引きまわすと、抵抗値がシート抵抗の
２５００〜５ｏｏｏ倍となり、電位分布が発生する問題
が生ずる。

また素子分離領域を深く形成しようとすると、幅も同程
度に広くなり素子表面の無駄が大きくなってしまう。

本発明は上記従来の問題点に鑑み成されたものであり、
その目的は完全な素子分離が実現でき、素子分離領域の
抵抗値が低く、かつ素子表面を有効に利用できる半導体
装置の製造方法を提供することにある。

〔発明の概要〕

本発明による半導体装置の製造方法は、一導電型半導体
層に形成された各素子を反対導電型半導体の素子分離領
域によって電気的に分離した半導体装置を製造する方法
において、単結晶半導体の基板上の前記素子分離領域を
形成すべき位置に、該基板の構成元素の一つを含む非単
結晶層を形成し、該非単結晶層が形成された前記基板上に前記一導電型半
導体層をエピタキシャル成長させることによって前記非
単結晶層上に多結晶半導体を形成し、該多結晶半導体に
反対導電型の不純物を拡散させることで前記素子分離領
域を形成することを特徴とする。

〔実施例〕以下、本発明の実施例を図面を用いて詳細に説明する。

第１図は、本発明による半導体装置の製造方法の一実施
例の製造工程図である。

まず、第１図（、）に示されるように、不純物Ａ度１×
１０〜５Ｘ１０　　ｃｍ　　のｎ型シリコン基板１の裏
面に１不純物一度１×１０〜１×１０　ｃｎｔのオーミ
ックコンタクト用のｎ　層２をＰ　、　Ａｓ又はｓｂの
拡散によって形成する。続いて、一層２上に厚さ３００
０〜７０００Ｘの酸化膜３（たとえば５１０２膜）をＣ
ＶＤ法によって形成する。

酸化膜３はバックコートと呼ばれ、基板１が熱処理され
る際の不純物蒸気の発生を防止するものである。

次に、基板１上に酸化膜又は、１＋７シリコン膜等の非
単結晶膜を厚さ５００〜１５ｏｏｌ堆積させ、パターニ
ングによって素子分離領域を形成しようとする場所に非
単結晶膜３０を残存させる〔第１図（ｂ）〕。

続いて、非単結晶膜３ｏが形成された基板１上に、エピ
タキシャル成長によってシリコンを堆積させる。この時
、単結晶である基板１上にはｎ−エピタキシャル層４（
以下、ｎ″″″層４る。）が成長し、非単結晶膜３０上
にはポリシリコン５が成長する〔第１図（Ｃ）〕。

まず、基板１０表面を、温度１０００１：　、　ＨＣノ
を２　ｌ／ｍｉｎ　ｒ　［２を６ＯＡ！／ｍ１ｎの条件
で約１．５分間エツチングした唆、ソースガス５ｔｕ２
ｃｚ２（ｉｏ。

＊）をＬ　２１　／　ｍｉｎ　、ドーピングガス（Ｎ２
希釈Ｐ馬。

２０　ＰＰＭ　）を１００ＣＣ流し、成長温度１０００
℃。

１２０〜１８０　Ｔｏｒｒの減圧下において、ｎ−エピ
タキシャル層４（以下、ｎ″″″層４る）を形成する。

この時の単結晶成長速度は０．５μｍ　／　ｍｉ　ｎ　
ｅ厚さは２〜１０μｍ、そして不純物濃度は１×１０１
２〜１０　　ｔｙｎ　　−好ましくは１０〜１０ｃｒｎ
　である。

表お、４１４０品質を向上させるためには、基板をまず
１１５０〜１２５０℃程度の高温処理で表面近傍から酸
素を除去して、その後８００℃程度の長時間熱処理によ
り基板内部にマイクロディフェクトを多数発生させ、デ
ヌーデットゾーンを有するイントリンシックビッタリン
グの行える基板にしておくこともきわめて有効である。

次に、ｎ一層４とポリシリコン５との間隙を埋めるため
に、減圧ＣＶＤ法によりポリシリコンロを堆積させる〔
第１図（ｄ）〕。

ポリシリコンロの堆積条件は、温度５６０〜７００℃、
堆積速度４０〜１２０χ／　ｍｉｎ　＋圧力０．２〜１
、０　Ｔｏｒｒ　、種ガス量（ＳｉＨ４１００％）は２
０〜２００　ＣＣ／　ｍｉｎである。

こうしてポリシリコンロを埋込むと、ぼりシリコン６Ｋ
ｐ型不純物としてメロンＢを拡散する。

まず、ウェハ状に形成された？ロンナイトライド（以下
ＢＮとする）を第１図（、）に示されるウェハと向い合
せて拡散炉内に配置し、Ｎ２　＋　Ｏ□十Ｎ２雰囲気で
８００℃の熱処理を行なって不純物Ｂを含んだメロンガ
ラスをＩリシリコン６上に付着させる。

続いて、Ｎ２雰囲気中で１０５０〜１１５０℃の熱処理
を１〜４時間行い、付着不純物Ｂをポリシリコンロ内へ
押込む。その際、４リシリコン６への不純物拡散は、ｎ
一層４に比較して十分にはやく進行する。この拡散速度
の差を利用して、実質的に、ｆ？ポリシリコンだけに不
純物を拡散させることができる。

次に、ガスＳＦ６＋０□を用いたＲＩＢによってエッチ
バック（凸部からエツチングする方法）を行い、表面の
ポリシリコンおよびｎ″″″層４純物拡散の行われた表
面部分を順次エツチングし、平坦化する〔第１図（ｅ）
〕。以下、不純物拡散されたｐ　ポリシリコンロを素子
分離領域６とする。

こうして、ｐ　型の素子分離領域６が形成されると、表
面に残った酸化膜、汚れ等を取り除くために、フッ酸等
の薬品により表面清浄化を行う。

次ニ、パイデー２トランジスタのペース領域を形成する
。

まず、バッファ用酸化膜７を表面に形成し、その上にレ
ジスト８を塗布してベースとなるべき領域を・臂ターニ
ングする［第１図（ｆ）］。

酸化膜７は、ペース領域をイオン注入によって形成する
際のチャネリング防止および表面欠陥防止のために設け
られ、厚さは５００〜１５００Ｘである。

続いて、ＢＰ、を材料がスとして生成されたＢ　イオく
又はＢＦ２　　イオンをウェハへ打ち込む。この時レジ
スト８がマスクとなり、レジスト８が除去された部分に
だけＢ　イオンが注入される。この表面濃度は１×１０
〜５ＸＩＱ　　ａｎ　　、望ましくは１〜２０Ｘ１０　
ｃｗｌ　であり、イオン注入量は７Ｘ１０”〜ＩＸ１ｌ
Ｘ１０１５（、望マシくハ１×１０１２〜ｌ×１０１４
１２である。

こうしてイオンが注入されると、レジスト８が除去され
、Ｎ２雰囲気で１０００〜１１００℃の熱処理が行われ
る。この熱処理によって、注入されたがロンイオンを電
気的に活性化させ結晶欠陥を除去し、ペースとなるｐ領
域９（以下、ペース領域９とする。）を形成する。さら
に、パイロジェネック酸化（Ｈ２＋０２）によってペー
ス領域９を所定の深さまで拡散により形成するとともく
、酸化膜１０を形成する〔第１図（Ｘ）〕。

ペース領域９の深さはたとえば０．６〜１１Ｒｎ程度で
ある。

ペース領域９の厚さと不純物濃度は以下のような考えで
決定する。感度を上げようとすれば、ペース領域９の不
純物濃度を下げてペース・エミッタ間容量Ｃｂｓを小さ
くすることが望ましい。Ｃｂｅは略々次のように与えら
れる。

ただし、Ｖｂｌはエミッタ・ベース間拡散電位であり、で与えられる。ここで、Ｃはシリコン結晶の誘電率、Ｎ
Ｄはエミッタの不純物濃度、ＮＡはペースのエミッタに
隣接する部分の不純物密度ｎｉは真性キャリア濃度Ａ−
はペース領域の面積、にはゲルラマン定数、では温度、
ｑは単位電荷量である。ＮＡを小さくする程Ｃｂ＠は小
さくなって、感度は上昇するが、ＮＡをあまり小さくし
すぎるとペース領域が動作状態で完全に空乏化してパン
チングスルー状態になってしまうため、あまり低くはで
きない。

ペース領域が完全に空乏化して／４’ンチングスルー状
態にならない程度に設定する。

なお、ペース領域９を形成する方法としては、ＢＳＧを
ウェハ上に堆積させて、１１００〜１２００℃の熱拡散
によりて不純物Ｂを所定の深さまで拡散させて形成する
方法もある。

こうして、素子分離領域６およびペース領域９が形成さ
れると、酸化膜１０を選択的に除去し、そこに厚さ数十
〜数百Ｘの酸化ＢＩ！、１１および１２を形成する〔第
１図伽）〕。ここでは、Ｈｃｌ　（１００〜２００ＣＣ
／ｍ１ｎ　）を含む（０２＋　ＨＣＩ　＋　Ｎ２　）　
ｉｆ　スにより酸化することで良い結果が得られた。

なお、酸化膜１１および１２の代わりに減圧ＣＶＤ法を
用いた窒化膜（Ｓｌ、Ｎ４）でも良い。窒化膜は、誘電
率が８１０２の約２倍であり、大きなコンデンサ容量を
得ることができる。また酸化膜（ｓｌＯ２膜）はＳｉと
ＳｉＯ□の界面が安定であり、熱ストレスや界面準位が
少ないという利点がある。

酸化膜１１および１２を形成すると、ｐイオンを５×１
０〜ｌＸｌ０　　ｆｆｌ　　イオン注入する０このイオ
ン注入は、ペース領域９と素子分離領域６との間に形成
されるｐチャネルＭＯ８）ランジスタがスイッチ動作を
行う千金のしきい値電圧ｖｔｈを決定するため忙行われ
る。本実施例では、しきい値電圧は０．５〜２ｖに設定
した。

続いて、エミッタ電極およびエミッタ領域を形成する九
めに％７オトリングラフイを用いて酸化膜１１の一部を
除去する。そして、（Ｎ２＋ＳｉＨ４＋ＡａＨ５）又は
（Ｈｅ　＋５ＩＨ４＋ＡｔｒＨ５）又は（Ｈｅ　＋　Ｓ
　ｉ　Ｈ４＋　ＰＨ５）ガスを用いて、Ｃ′ＶＤ法によ
りＡｓ又はＰドープのポリシリコンを堆積する。この時
の堆積温度は５５００〜９００℃程度、厚さは２０００
〜７０００ｘである。

むろん、ノンドープのポリシリコンをＣＶＤ法で堆積し
ておいて、その後Ａ３又はＰを拡散しても良い。

そして、堆積したポリシリコン膜をマスク合わせフォト
リングラフィ工程の後エツチングで除去し、ポリシリコ
ン１３および１４を形成する〔第１図０〕〕。ただし、
堆積したポリシリコンのエツチングはＣ２Ｃ１２Ｆ４　
、（ＣＢｒＦ３　＋Ｃ１２）等のガス系で行う。

続いて、熱処理を行うことで、ポリシリコン１３から不
純物（Ａ３）をペース領域９の内部に拡散させ、ｎ　工
（ツタ領域１５を形成する〔第１図（ｊ）〕。

次ＫＳ厚さ３０００〜７０００Ｘの５１ｏ２膜１６を上
述のがス系のＣＶＤ法で堆積し、続いて、マスク合せ工
程とエツチング工程とによりポリシリコン１４上にコン
タクトホールを開ける。このコンタクトホールに電極１
７　（ＡＡ’　、　ＩＪ　−３ｌ　、）Ｊ　−Ｃｕ−８
ｉ等の金属）を真空蒸着又はスパッタリングによって堆
積させる（８１図（ｋ）〕。

続いて、Ｐ２Ｏ膜又は５１０２膜等の層間絶縁膜１８を
Ｃｖｌ：１法で厚さ３０００〜６０ｏｏＸ堆積させる。

そして、マスク合わせおよびエツチング工程により、／
Ｉノシリコン１３上にコンタクトホールを開け、電極１
９　（ＡＪ　、　ＡＪＩ　−８１、Ａ）−０ｍ−８１等
の金Ｒ）を形成する〔第１図（イ）〕。

ソシてＩｋ後１ｔｃ、ノ４ッシペーション［２０（ＰＳ
Ｇ膜又はＳ　ｌ　、Ｎ４膜等）をＣＶＤ法によって形成
し、ウェハ裏面に電極２１　（ｋＪｌｌ　ＡＪ　−８１
、Ａｕ等の金属）を形成して完成する〔第１図（ｍ）〕
。

第２図は、第１図（、ｎ）に示される光センナセルを２
次元的に配列した光電変換装置の平面図であり、図中の
Ｂ−Ｂ’線断面が第１図（ｍ）に相当する。

次に、第１図（ｍ）および第２図を参照しながら、本実
施例によって製造され九光電変換装置の構成および動作
を説明する。

両図において、ｎ型シリコン基板１上にｎ一層４が形成
され、その中に素子分離領域６によって相互に電気的に
絶縁された光センサセルが形成されている。

各党センサセルは、ｎ″″層４上にバイポーラトランジ
スタのｐペース領域９．ｎ　エミッタ領域１５゜酸化膜
１０を挟んで、ｐ−ＭＯＳトランジスタのダートとｐベ
ース領域９にノタルスを印加するためのコンデンサＣＯ
Ｘの電極とを兼ねている電極用のぼりシリコン１４゜ｎ＋エミッタ領域１５に接続している電極用の４リシリ
コン１３゜そして、ポリシリコン１３に接続した電極１９およびＩ
リシリコン１４に接続した電極１７等で構成されている
。

このような構成を有する光センサセルの基本的動作を次
に説明する。

まず、電荷蓄積動作は、ｐペース領域９にｎ＋エミッタ
領域１５に対して逆バイアス電位を与えた後、ポリシリ
コン１４の電位をｐ　−［０８）ランジスタのしきい値
電圧以上の正電位に保ち、ｐ−ｙＤｓトランノスタをオ
フ状態として、ｐペース領域９に光によって発生したホ
ールを蓄積する。

ホールの蓄積によりて、ｐペース領域９の電位は正の方
向に向かって変化するが、光の強さくよって各光センサ
セルのｐベース領域９の電位は異なってくる。

この状態で、正の読出しパルス電圧ｖ８が電極１７から
ポリシリコン１４に印加される。電圧ｖ８は正であるか
ら、ｐ−ＭＯＳ）ランジスタはオフ状態のままである。

読出しｔ４ルス電圧鳳がポリシリコン１４に印加される
と、ｐベース領域９かｎ　工（ツタ領域１５に対して順
方向バイアス状態となり、ｎ＋エミッタ領域１５からｐ
ペース領域９の電子の注入が起こり、ｎ　工くツタ領域
１５の電位が次第に正電位方向に変化する。すなわち、
ｐペース領域９に蓄積された情報がエミッタ側へ読出さ
れる。

ある一定時間続出し／Ｊルス電圧ｖ３が印加された後、
Ｉリシリコン１４が接地電位になると、ｐペース領域９
はｎ　工（ツタ領域１５に対して逆バイアス状態となり
、ｎ　工（ツタ領域１５の電位変化は停止する。

この状態で、エミッタ側の情報がＩリシリコン１３およ
び電極１９を通って外部へ読出される。

この読出しが終了すると、電極１９が接地され、ｎ＋エ
ミッタ領域１５は接地電位となる。しかし、この状態で
は、ｐベース領域９に光の強度に対応した電位、すなわ
ち光情報が蓄積されたままであるから、この光情報を除
去する必要がある。

そこで、電極１７を通じて、ポリシリコン１４にｐ　−
ＭＯＳ　）ランジスタのしきい値電圧ｖｔｈヲ超える負
のノ４ルス電圧ｖＲＨを印加する。これによってｐ　−
ＭＯＳ　）ランジスタは導通状態となり、ｐペース領域
９に蓄積されたホールは除去され、ｐペース領域９の電
位は素子分離領域６に印加されている所定の負電圧に固
定される。

このリフレッシュ動作によって、ｐペース領域９は完全
な初期状態となり、以後上述した蓄積、読出し、リフレ
ッシュの各動作が繰返えされる。

このように、読出し時には、ポリシリコン１４に正のパ
ルスを印加し、リフレッシュ時には、負のノ臂ルスを印
加してｐ　−ＭＯＳ　）ランジスタをオン状態とするた
めに１上記動作が干渉することはない。

ところで、第２図のように光センサセルが配列された光
電変換装置の一部に強い光が当った場合、その部分の光
センサセルのｐペース領域９がｎエミッタ領域１５に対
して順方向バイアス状態となり、エミッタ側に信号が読
出されてプルーミング現象が生起する。

これを防止するために、蓄積動作時にポリシリコン１４
の電位を、ｐベース領域９の電位がゼロ電位に近すいた
状態で、すなわちエミッタ側に信号が読出される前に、
ｐ−ＭＯＳ　）ランジスタが導通状態となるように設定
しても良い。

このようにＩリシリコン１４の電位を設定することで、
ｐベース領域９とｎ　工（ツタ領域１５とが順方向バイ
アス状態になる前に、ｐ　−ＭＯＳ　トランジスタが導通状態となり、過剰電
荷は素子分離領域６側へ流出し、ブルーミング現象が防
止される。

第３図は本実施例の回路図である。ただし、ここでは画
素数２Ｘ２＝４の場合を一例として取り上げるが、任意
の画素数ｎＸｎの回路は同図の回路から容品に構成され
うる。

同図において、各光センサセルＥ１．〜Ｅ２２は第１図
（、）および第２図に示される構成を有している。

すなわち、バイポーラトランジスタ３０１のｐペース領
域９と、酸化ｐＩＸ１０を挟んで対向しているポリシリ
コン１４とＫよってコンデンサＣＯｘ３０２が形成され
、ｐペース領域９．素子分離領域６゜そしてポリシリコ
ン１４によってｐ　−ＭＯＳ　）ランジスタ３０３が形
成される。本実施例では、ポリシリコン１４が、コンデ
ンサＣ０Ｘ３０２の一方の電極とｐ　−ＭＯＳ　）ラン
ジスタ３０３のｒ−トとを兼ねているが、従来例（第４
図）のように別々に構成することもできる。

光センサセルＥｌｌおよびＥｌｌの各電極１７を家、ス
イッチングトランジスタ（以下、ＳｗＴとする）３０４
を介してシフトレジスタＡの第１の並列出力端子に接続
され、さらにＳＷＴ　３０５を介して端子Ｔ３に接続さ
れている。

光センサセルＥ鵞１およびＦｉｘｔの各電極１７ｋ”！
、。

５ｆｒ３０６を介してシフトレジスタＡの第２の並列出
力端子に接続され、さらＫＳＷ’ｒ３０７を介して端子
Ｔ３に接続されている。

また、５ＷＴ３Ｇ４および３０６の各ｆ−）端子は端子
Ｔ１に、ＳＷＴ　３０５および３０７の各ダート端子は
端子Ｔ鵞に各々接続されている。

光センサセルＥ１１およびＥｌｌの各／マイポーラトラ
ンジスタ３０１のエミッタ電極１９は、５ＷＴ３０８を
介して出力端子に接続され、さらにＳＷＴ　３０９を介
して接地されている。

光センサセルｇ１ｚおよびＺ２２の各エミッタ電極１９
は、ｆｆＴ３１０を介して出力端子に接続され、さらに
ＳＷＴ　３１１を介して接地されている。

また、ＳＷＴ　３０８および３１０の各ダート端子は、
シフトレジスタＢの第１および第２の並列出力端子にそ
れぞれ接続され、ｆｆＴ３０９および３１１の各ダート
端子は端子Ｔ４に接続されている。

各光センサセルのｐ　−ＭＯＳ　トランジスタ３０３０
ンース領域、すなわち素子分離領域６には所定の負電圧
Ｖ□が印加され、また各光センサセルのバイポーラトラ
ンジスタ３０１のコレクタ電極２１には所定の正電圧ｖ
ｃＣが印加されている。

また、各端子で１〜で４には、所定のタイミングで電圧
が印加され、対応するｓｗ’ｒをオン状態にする。

シフトレジスタ人およびＢには、所定のタイミングでシ
フトパルスが入力し、各並列出力端子から順次ハイレベ
ル（正電圧ｖ３）が出力される０このような構成を有す
る本実施例の回路の動作を簡単に説明する。

まず、ＳＷＴ　３０４．３０６．．３０８　、そして３
１０をオフ状態、８ＷＴ　３０５　、３０７　、３０９
　。

そして３１１をオン状態として、リフレッシュのための
負電圧パルスを端子Ｔ、に印加する。これによって全光
センサセルＩｉｌ’ｌｌ〜Ｅ鵞２のリフレッシュ動作が
行われる。

続いて、５ＷＴ３０５および３０７をオフ状態にして、
電荷蓄積動作を行う。これＫよって、各ｐペース領域９
にその場所における光情報が蓄積される。

次に、ＳＷＴ　３０９および３１１をオフ状態。

ＳＷＴ　３０４および３０６をオン状態にして、蓄積さ
れた情報を順次読出す動作を行う。

まず、シフトレジスタＡの第１の並列出力端子をハイレ
ベルにすることで、光センサセルＥ１１およびＥ１２の
各電極１７に正電圧ｖＲを印加し、ｐベース領域９に蓄
積されている情報をエミッタ側へ読出す。続いて、シフ
トレジスタＢの第１および第２の並列出力端子を順次ハ
イレベルとして、ＳＷＴ　３０８　、セしてＳＷＴ　３
１０を順次オン状態にする。この動作によって、光セン
サセルｇｔｔ　　とＥ１２　　とに蓄積された情報が順
次外部へ出力される。

次に、シフトレジスタＡの第２の並列出力端子をハイレ
ベルとし、上述したようにシフトレジスタＢを動作させ
ることで、光センサセルＥ２１とＥ２２とに蓄積された
情報を同様に順次外部へ出力する。

こうして読出しが終了すると、上述のりフレッシュ動作
を行い、以後蓄積、続出し、リフレッシユの各動作を繰
返えす。

〔発明の効果〕

以上詳細に説明したように、本発明による半導体装置の
製造方法は、非単結晶層上に多結晶半導体を堆積させ、
多結晶半導体と単結晶半導体の不純物拡散速度の差を利
用して素子分離領域を形成するために、従来のような素
子分離領域の横広がりを抑えることができ、しかも十分
表深さの素子分離領域を容易に形成することができる。

したがって、素子の電気的分離を確実に行うことができ
、しかも素子表面を有効に利用することができるために
、素子のより小形化が可能となる。

さらに１リフレッシュ時に所定の電位にもどす必要のあ
るペース領域を有する光電変換装置の製造に適用した場
合、簡単な構成でリフレッシュ動作を高速に、かつ確実
に行うことができる光電変換装置を得ることができる。

また、各光センサセルの小形化、すなわち高解像度化、
７！！λつ高感度化を達成することができる。

なお本発明による製造方法は、従来の光電変換装置の一
例として特願昭５８−１２０７５５号記載されたものを
引用したが、嘴舎悸、　　　　　　　　′他の光電変換装置にも適用可能で
あることは明らかである。

【図面の簡単な説明】

第１図（ｓ）〜（ｍ）は、本発明による半導体装置の製
造方法の一実施例の製造工程図、第２図は、本実施例によって製造された光電変換装置の
平面図、第３図は上記光電変換装置の回路図、第４図（、）は従来の光電変換装置の平面図、第４図（
ｂ）はそのＡ−Ａ’線断面図である。１・・・基板、４・・・エピタキシャル層、６・・・素
子分離領域１９・・・ペース領域、１０・・・酸化膜、
１３゜１４・・・ポリシリコン（電極用）、１５・・・
エミッタ領域。代　理　人　弁理士　山　　下　　穣　　平第１図（０
）第１図（ｂ）第１図（Ｃ）第１図（ｄ）第１図（ｅ）第１図け）第１図（９）第１図（ｈ）第　１図（ｉ）ソ第１図中第１図（ｋ）第１図（９）

Claims

【特許請求の範囲】

（１）一導電型半導体層に形成された各素子を反対導電
型半導体の素子分離領域によって電気的に分離した半導
体装置を製造する方法において、単結晶半導体の基板上
の前記素子分離領域を形成すべき位置に、該基板の構成
元素の一つを含む非単結晶層を形成し、該非単結晶層が形成された前記基板上に前記一導電型半
導体層をエピタキシャル成長させることによって前記非
単結晶層上に多結晶半導体を同時に形成し、該多結晶半導体に反対導電型の不純物を拡散させること
で前記素子分離領域を形成することを特徴とする半導体
装置の製造方法。