JPH02144925A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02144925A JPH02144925A JP29897188A JP29897188A JPH02144925A JP H02144925 A JPH02144925 A JP H02144925A JP 29897188 A JP29897188 A JP 29897188A JP 29897188 A JP29897188 A JP 29897188A JP H02144925 A JPH02144925 A JP H02144925A
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- Pending
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Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置に関し、特に、バイポーラＳＲＡＲ
Ｍ等に用いられるトランジスタを含む半導体装置に関す
る。
Ｍ等に用いられるトランジスタを含む半導体装置に関す
る。
［従来の技術］
バイポーラＳＲＡＭのメモリセルは、ＮＰＮトランジス
タと抵抗との１対のインバータを交差接続したフリップ
フロップ構成を基本としており、そしてセルの選択時に
電流を増加させるために抵抗にはショットキーバリアダ
イオードが並列に接続されている。このトランジスタは
、Ｎ＋型埋込み層を有するＰ型半導体基板上にエピタキ
シャル層を堆積し、このエピタキシャル層内にベース領
域、エミッタ領域を形成することによって製造されてお
り、Ｎ＋型埋込み層とエピタキシャル層、の一部をコレ
クタ領域として構成したものである。
タと抵抗との１対のインバータを交差接続したフリップ
フロップ構成を基本としており、そしてセルの選択時に
電流を増加させるために抵抗にはショットキーバリアダ
イオードが並列に接続されている。このトランジスタは
、Ｎ＋型埋込み層を有するＰ型半導体基板上にエピタキ
シャル層を堆積し、このエピタキシャル層内にベース領
域、エミッタ領域を形成することによって製造されてお
り、Ｎ＋型埋込み層とエピタキシャル層、の一部をコレ
クタ領域として構成したものである。
この型の記憶装置は、計算機のキャッシュメモリのよう
な高速性を要する個所に用いられているが、その動作速
度は、計算機の主要性能を左右するものとして重要視さ
れている。そこで、バイポーラＳＲＡＭにおいても高集
積化と高速化が一段と進められており、現在では６４に
ビットのものが実用化されようとしている。
な高速性を要する個所に用いられているが、その動作速
度は、計算機の主要性能を左右するものとして重要視さ
れている。そこで、バイポーラＳＲＡＭにおいても高集
積化と高速化が一段と進められており、現在では６４に
ビットのものが実用化されようとしている。
［発明が解決しようとする問題点］
このようにメモリセルの高集積化が進むと、メモリに用
いられるトランジスタは微細化し、セル内の容量は減少
する。従って、高集積化したメモリ装置は、高速性の点
では優れているものの、α線によるソフトエラーに対し
ては、その耐性が極端に弱くなってきている。α線は、
メモリ素子を収納するセラミックパッケージの材料や蓋
材内に微量に含まれる天然のウラン（Ｕ）やトリウム（
Ｔ ｈ ）から発生するもので、エネルギーは５ＭｅＶ
を中心に８ＭｅＶにまで分布している。このα線がメモ
リ素子内に入射すると所謂ソフトエラーを誘起する。即
ち、メモリ素子内に入射したα線は、飛程に沿って電子
と正孔対を発生させる。そして、特に、Ｎ型コレクタ領
域およびその下面の空乏層に発生した正孔は、負にバイ
アスされた基板に流れ、一方、基板に発生した電′子は
コレクタ領域に拡散していく、これらコレクタ領域内に
集められた電子はコレクタ電流として取り出されるが、
この電流のため、メモリセルを構成する対のトランジス
タの内、オフ側のトランジスタのコレクタ電位が下がり
、メモリ内容の反転が起きる。
いられるトランジスタは微細化し、セル内の容量は減少
する。従って、高集積化したメモリ装置は、高速性の点
では優れているものの、α線によるソフトエラーに対し
ては、その耐性が極端に弱くなってきている。α線は、
メモリ素子を収納するセラミックパッケージの材料や蓋
材内に微量に含まれる天然のウラン（Ｕ）やトリウム（
Ｔ ｈ ）から発生するもので、エネルギーは５ＭｅＶ
を中心に８ＭｅＶにまで分布している。このα線がメモ
リ素子内に入射すると所謂ソフトエラーを誘起する。即
ち、メモリ素子内に入射したα線は、飛程に沿って電子
と正孔対を発生させる。そして、特に、Ｎ型コレクタ領
域およびその下面の空乏層に発生した正孔は、負にバイ
アスされた基板に流れ、一方、基板に発生した電′子は
コレクタ領域に拡散していく、これらコレクタ領域内に
集められた電子はコレクタ電流として取り出されるが、
この電流のため、メモリセルを構成する対のトランジス
タの内、オフ側のトランジスタのコレクタ電位が下がり
、メモリ内容の反転が起きる。
特に、α線のエネルギーが高い場合は、飛程が長くなり
素子のコレクタ部を貫通し、更に、基板下数１０μｍ侵
入する。いま、コレクタ領域とその下の空乏層との厚さ
の和を５μｍとし、α線の飛程はこれを貫通した基板下
２０μｍに達するものとし、基板における電荷捕捉率を
０．５とすると、基板側で発生しコレクタへ集められる
電子はそれ以外の個所で発生した電子の約２倍というこ
とになる。これらは全て、コレクタ電流としてメモリ反
転側に作用するが、ここで、基板で発生した電荷のコレ
クタへの侵入を遮断することができればα線によるコレ
クタ電流を約１／３に減少させることができる。
素子のコレクタ部を貫通し、更に、基板下数１０μｍ侵
入する。いま、コレクタ領域とその下の空乏層との厚さ
の和を５μｍとし、α線の飛程はこれを貫通した基板下
２０μｍに達するものとし、基板における電荷捕捉率を
０．５とすると、基板側で発生しコレクタへ集められる
電子はそれ以外の個所で発生した電子の約２倍というこ
とになる。これらは全て、コレクタ電流としてメモリ反
転側に作用するが、ここで、基板で発生した電荷のコレ
クタへの侵入を遮断することができればα線によるコレ
クタ電流を約１／３に減少させることができる。
よって、本発明の目的とするところは、α線によって基
板側に発生した電荷のコレクタへの侵入を遮断し、もっ
てα線によるソフトエラーの発生を防止することである
。
板側に発生した電荷のコレクタへの侵入を遮断し、もっ
てα線によるソフトエラーの発生を防止することである
。
［問題点を解決するための手段］
本発明の半導体装置は、Ｎ＋型埋込み層を有するＰ型シ
リコン基板上にＮ型エピタキシャル層が設けられ、該エ
ピタキシャル層内にベース領域とエミッタ領域とが形成
されたものであって、Ｎ＋型埋込み層の下には、該埋込
み層と基板との間の空乏層より深くかつ埋込み層近くに
金拡散層のような再結合促進領域が形成されたものであ
る。
リコン基板上にＮ型エピタキシャル層が設けられ、該エ
ピタキシャル層内にベース領域とエミッタ領域とが形成
されたものであって、Ｎ＋型埋込み層の下には、該埋込
み層と基板との間の空乏層より深くかつ埋込み層近くに
金拡散層のような再結合促進領域が形成されたものであ
る。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は、本発明の一実施例を示す断面図である。第１
図において、Ｎ＋型埋込み層１２を有するＰ型シリコン
基板１０上にはＮ型エピタキシャル層１１が形成されて
おり、ＮＰＮ）−ランジスタのコレクタ領域は、Ｎ＋型
埋込み層１２とＮ＋型コレクタウオール１３およびＮ型
エピタキシャル層の一部とから構成されている。また、
Ｎ型エピタキシャル層内にはベース領域１６、エミッタ
領域１５が形成されており、これら各領域には絶縁膜２
１に形成されたコンタクトホールを介してそれぞれコレ
クタ電極２０、ヘース電極１８、エミッタ電極１９が付
されている。そして、Ｎ＋型埋込み層１２の下のコレク
ター基板間に形成された空乏層より少し下となる基板内
領域には深さ（図中、ｄで示す）２μｍのところに、Ａ
ｕ原子を１０６／Ｃ−のほぼ均一の密度で含有する厚さ
０．５μｍのＡｕ拡散層１４が、イオン注入法で形成さ
れている。
図において、Ｎ＋型埋込み層１２を有するＰ型シリコン
基板１０上にはＮ型エピタキシャル層１１が形成されて
おり、ＮＰＮ）−ランジスタのコレクタ領域は、Ｎ＋型
埋込み層１２とＮ＋型コレクタウオール１３およびＮ型
エピタキシャル層の一部とから構成されている。また、
Ｎ型エピタキシャル層内にはベース領域１６、エミッタ
領域１５が形成されており、これら各領域には絶縁膜２
１に形成されたコンタクトホールを介してそれぞれコレ
クタ電極２０、ヘース電極１８、エミッタ電極１９が付
されている。そして、Ｎ＋型埋込み層１２の下のコレク
ター基板間に形成された空乏層より少し下となる基板内
領域には深さ（図中、ｄで示す）２μｍのところに、Ａ
ｕ原子を１０６／Ｃ−のほぼ均一の密度で含有する厚さ
０．５μｍのＡｕ拡散層１４が、イオン注入法で形成さ
れている。
この構造のメモリセルにエネルギー８ＭｅＶのα線２２
が入射した場合、コレクタ領域で発生する電荷Ｑ１が０
．５ＰＣ程度であるのに対し、基板内で発生する電荷Ｑ
２は２ｐＣに達する。ところが、基板側で発生した電荷
は、Ａｕ拡散層１４で再結合してしまい、これがコレク
タ領域に達することはない、従って、α線によって生じ
るコレクタ電流は僅少な量にとどまり、ソフトエラーの
発生する危険性は殆どなくなる。
が入射した場合、コレクタ領域で発生する電荷Ｑ１が０
．５ＰＣ程度であるのに対し、基板内で発生する電荷Ｑ
２は２ｐＣに達する。ところが、基板側で発生した電荷
は、Ａｕ拡散層１４で再結合してしまい、これがコレク
タ領域に達することはない、従って、α線によって生じ
るコレクタ電流は僅少な量にとどまり、ソフトエラーの
発生する危険性は殆どなくなる。
第２図は、本発明の他の実施例を示す要部断面図であり
、この例の前記実施例と異なる所は、ＡＵ拡散層の代わ
りに、はぼ−様の濃度にボロンを拡散した濃いＰ＋型不
純物拡散層２４を基板１０の表面から深さ（ｄ）３μｍ
の所に形成した点である。この拡散層によって、α線入
射時に基板側で発生した電荷は、コレクタに達する前に
再結合させられる。
、この例の前記実施例と異なる所は、ＡＵ拡散層の代わ
りに、はぼ−様の濃度にボロンを拡散した濃いＰ＋型不
純物拡散層２４を基板１０の表面から深さ（ｄ）３μｍ
の所に形成した点である。この拡散層によって、α線入
射時に基板側で発生した電荷は、コレクタに達する前に
再結合させられる。
なお、以上の実施例においては、再結合促進領域に用い
られる材料が金やボロンであったが、本発明は、これに
限定されるものではなく他の適当な材料、例えば、Ｐｔ
、Ｃｕ、ＡＩ等を用いることができる。
られる材料が金やボロンであったが、本発明は、これに
限定されるものではなく他の適当な材料、例えば、Ｐｔ
、Ｃｕ、ＡＩ等を用いることができる。
［発明の効果］
以上説明したように、本発明は、メモリセル部のトラン
ジスタのコレクタとなるＮ＋型埋込み層の下に電荷再結
合促進領域を形成したものであるので、本発明によれば
、α線入射によって基板に発生した電荷のコレクタへの
集合を阻止することができ、即ち、コレクター基板間の
ファネリング現象を遮断することができ、ソフトエラー
に対する耐性を大幅に改善することができる。
ジスタのコレクタとなるＮ＋型埋込み層の下に電荷再結
合促進領域を形成したものであるので、本発明によれば
、α線入射によって基板に発生した電荷のコレクタへの
集合を阻止することができ、即ち、コレクター基板間の
ファネリング現象を遮断することができ、ソフトエラー
に対する耐性を大幅に改善することができる。
第１図、第２図は、それぞれ本発明の実施例を示す断面
図である。 １０・・・Ｐ型シリコン基板、 １１・・・Ｎ型エピ
タキシャル層、 １２・・・Ｎ１型埋込み層、 １３
・・・コレクタウオール、 １４・・・Ａｕ拡散層、
１５・・・エミッタ領域、 １８・・・ベース電極
、 １つ・・・エミッタ電極、 ２０・・・コレク
タ電極、 ２１・・・絶縁膜、 ２２・・・α線、
２４・・・Ｐ＋拡散層。
図である。 １０・・・Ｐ型シリコン基板、 １１・・・Ｎ型エピ
タキシャル層、 １２・・・Ｎ１型埋込み層、 １３
・・・コレクタウオール、 １４・・・Ａｕ拡散層、
１５・・・エミッタ領域、 １８・・・ベース電極
、 １つ・・・エミッタ電極、 ２０・・・コレク
タ電極、 ２１・・・絶縁膜、 ２２・・・α線、
２４・・・Ｐ＋拡散層。
Claims (1)
- 第１導電型の半導体基板と、該半導体基板表面に形成さ
れた第２導電型の埋込み層と、前記半導体基板上に形成
されたエピタキシャル層と、該エピタキシャル層内に前
記埋込み層をコレクタ領域の一部として形成されたバイ
ポーラトランジスタとを具備する半導体装置において、
前記埋込み層の下の前記半導体基板内には該半導体基板
と前記埋込み層とによりて形成される空乏層より下の前
記埋込み層の近い部分に再結合促進領域が形成されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29897188A JPH02144925A (ja) | 1988-11-26 | 1988-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29897188A JPH02144925A (ja) | 1988-11-26 | 1988-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02144925A true JPH02144925A (ja) | 1990-06-04 |
Family
ID=17866556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29897188A Pending JPH02144925A (ja) | 1988-11-26 | 1988-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02144925A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0652591A1 (en) * | 1993-10-28 | 1995-05-10 | International Business Machines Corporation | Oxide in silicon-on-insulator structures |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158659A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS62159461A (ja) * | 1986-01-08 | 1987-07-15 | Hitachi Ltd | 半導体装置 |
| JPS6363104A (ja) * | 1986-09-03 | 1988-03-19 | Hitachi Maxell Ltd | 磁気ヘツドおよびその製造方法 |
-
1988
- 1988-11-26 JP JP29897188A patent/JPH02144925A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55158659A (en) * | 1979-05-30 | 1980-12-10 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory storage |
| JPS62159461A (ja) * | 1986-01-08 | 1987-07-15 | Hitachi Ltd | 半導体装置 |
| JPS6363104A (ja) * | 1986-09-03 | 1988-03-19 | Hitachi Maxell Ltd | 磁気ヘツドおよびその製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0652591A1 (en) * | 1993-10-28 | 1995-05-10 | International Business Machines Corporation | Oxide in silicon-on-insulator structures |
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