JPS6257244A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6257244A JPS6257244A JP60195838A JP19583885A JPS6257244A JP S6257244 A JPS6257244 A JP S6257244A JP 60195838 A JP60195838 A JP 60195838A JP 19583885 A JP19583885 A JP 19583885A JP S6257244 A JPS6257244 A JP S6257244A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- substrate
- collector
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体装置に係り、特にα線によるソフトエラ
ー率の小さいシールド型半導体装置に関する。
ー率の小さいシールド型半導体装置に関する。
半導体装置、たとえば高速バイポーラメモリではその高
集積化、高速化に伴って素子の面積の縮小や接合容量を
減少してきた。ところが、各素子の容量の減少にともな
って、α線の入射などの信号雑音に対して誤動作を生じ
るソフトエラーが大きな問題となってきた。これに対し
て、小面積かつ大容量のキャパシタをメモリセルに形成
してソフトエラー率を下げる試みが、たとえば、特開昭
５３−７５８２９．５３−４３４８５．５９−１７１１
５７にみられるようになされている。しかし、半導体装
置の高集積化がさらに進むにつれて、キャパシタの面積
の縮小にともなってソフトエラーを防止するために必要
な容量値を確保することが難しくなりつつある。
集積化、高速化に伴って素子の面積の縮小や接合容量を
減少してきた。ところが、各素子の容量の減少にともな
って、α線の入射などの信号雑音に対して誤動作を生じ
るソフトエラーが大きな問題となってきた。これに対し
て、小面積かつ大容量のキャパシタをメモリセルに形成
してソフトエラー率を下げる試みが、たとえば、特開昭
５３−７５８２９．５３−４３４８５．５９−１７１１
５７にみられるようになされている。しかし、半導体装
置の高集積化がさらに進むにつれて、キャパシタの面積
の縮小にともなってソフトエラーを防止するために必要
な容量値を確保することが難しくなりつつある。
ここでは、バイポーラメモリＬＳＩにα線が入射した時
の情報破壊（ソフトエラー）発生の機構について述べる
。
の情報破壊（ソフトエラー）発生の機構について述べる
。
第２図（ａ）に従来の高速バイポーラメモリセルである
ＳＢＤ （ショットキバリアダイオード）負荷切換型メ
モリセルの回路図を、第２図（ｂ）にその断面図を示す
。
ＳＢＤ （ショットキバリアダイオード）負荷切換型メ
モリセルの回路図を、第２図（ｂ）にその断面図を示す
。
ところで、第２図（ｂ）はＳＢＤ切換型メモリセルにα
線が入射した時にソフトエラーが生ずる原因を簡単に説
明したものである。まず、メモリＬＳＩにα線が入射し
たとする。入射α線２３はその飛跡に沿って電子−正孔
対を発生させる。ところでメモリセルの構成部品（たと
えばｉ〜ランジスタ、抵抗等）はシリコン表面から高々
１〜２μｍ程度の領域に形成されるのに対し、ＩＣパッ
ケージ等から放出される最大エネルギー（約９Ｍ ｅ
Ｖ ）のα線はＳｉ内を約７０μｍ貫通する。
線が入射した時にソフトエラーが生ずる原因を簡単に説
明したものである。まず、メモリＬＳＩにα線が入射し
たとする。入射α線２３はその飛跡に沿って電子−正孔
対を発生させる。ところでメモリセルの構成部品（たと
えばｉ〜ランジスタ、抵抗等）はシリコン表面から高々
１〜２μｍ程度の領域に形成されるのに対し、ＩＣパッ
ケージ等から放出される最大エネルギー（約９Ｍ ｅ
Ｖ ）のα線はＳｉ内を約７０μｍ貫通する。
しかも電荷対の発生の割合は、入射直後の高エネルギ一
時より、Ｓｉ原子との衝突によりエネルギーを失った停
止直前の方が多い。したがって、α線によって発生する
電荷のうち大部分は基板内で発生する。これら基板２０
内で発生した電荷対はそれぞれ拡散で広がってゆくが、
電子はトランジスタのコレクタとなっているｎ”ＢＬ
（ｎ＋埋込層）２１とｐ基板２０との間の空乏層に達
すると空乏層内に存在する電界によりｎ＋ＢＬ ２１へ
と引寄せられるのに対して、正孔は反発される。その結
果、電子のみがｎ”ＢＬ ２１に集まることになる。
時より、Ｓｉ原子との衝突によりエネルギーを失った停
止直前の方が多い。したがって、α線によって発生する
電荷のうち大部分は基板内で発生する。これら基板２０
内で発生した電荷対はそれぞれ拡散で広がってゆくが、
電子はトランジスタのコレクタとなっているｎ”ＢＬ
（ｎ＋埋込層）２１とｐ基板２０との間の空乏層に達
すると空乏層内に存在する電界によりｎ＋ＢＬ ２１へ
と引寄せられるのに対して、正孔は反発される。その結
果、電子のみがｎ”ＢＬ ２１に集まることになる。
このように、基板からの電子（α線による雑音電流）は
メモリセル・トランジスタのコレクり２１に集まる。こ
のコレクタが第２図（ａ）に示す如くオフ側トランジス
タのコレクタ側である場合、そのコレクタ電位つまりオ
ン側トランジスタのベース電位が低下し、オントランジ
スタはオフへと向う。これが情報破壊の主要な機構であ
る。
メモリセル・トランジスタのコレクり２１に集まる。こ
のコレクタが第２図（ａ）に示す如くオフ側トランジス
タのコレクタ側である場合、そのコレクタ電位つまりオ
ン側トランジスタのベース電位が低下し、オントランジ
スタはオフへと向う。これが情報破壊の主要な機構であ
る。
本発明の目的はメモリセルが高集積化、高速化されてメ
モリセルの静電容量が小さくなってもα線によるソフト
エラー率の低いバイポーラ型メモリセルを提供すること
しこある。
モリセルの静電容量が小さくなってもα線によるソフト
エラー率の低いバイポーラ型メモリセルを提供すること
しこある。
本発明においては、α線の入射によって電荷対の発生す
る半導体基板領域中にｐ”（Ｎ）型高濃度拡散領域を形
成し、α線の入射によって基板中に生ずる小数キャリア
が素子領域へ流入することを防ぎ、ソフトエラー率を減
らすことを特徴としている。また、基板領域の低抵抗化
によって、基板領域と接して形成されている容量に信号
雑音を吸収させることを特徴としている。
る半導体基板領域中にｐ”（Ｎ）型高濃度拡散領域を形
成し、α線の入射によって基板中に生ずる小数キャリア
が素子領域へ流入することを防ぎ、ソフトエラー率を減
らすことを特徴としている。また、基板領域の低抵抗化
によって、基板領域と接して形成されている容量に信号
雑音を吸収させることを特徴としている。
以下、本発明の一実施例を第１図によって説明する。第
１図には、メモリセルのコレクタ配線の下側の領域に高
濃度ｐ＋領領域形成して、ｐ−基板中にｐ”／ｐ−接合
を形成して、α線の入射によって発生した電子がコレク
タに流入することを防止した高速バイポーラメモリセル
の断面図を示す。
１図には、メモリセルのコレクタ配線の下側の領域に高
濃度ｐ＋領領域形成して、ｐ−基板中にｐ”／ｐ−接合
を形成して、α線の入射によって発生した電子がコレク
タに流入することを防止した高速バイポーラメモリセル
の断面図を示す。
Ｓｉ基板１のｐ−半導体層の中に、コレクタ配線をシー
ルドするためのＰ＋拡散層２が形成され、Ｓｉ基板１と
ｐ１拡散層２の界面にｐ”／ｐ−接合が形成され電子の
コレクタへの流入を防いでいる。
ルドするためのＰ＋拡散層２が形成され、Ｓｉ基板１と
ｐ１拡散層２の界面にｐ”／ｐ−接合が形成され電子の
コレクタへの流入を防いでいる。
ここで、３はコレクタ配線を形成しているｎ＋埋込層、
４はバイポーラトランジスタのコレクタ領域のｎ一層、
５はベース領域であるｐ＋拡散層、６はエミッタ拡散層
、７はエミッタ電極、８はベース電極、９は負荷抵抗の
電極であり、負荷抵抗９は５と９の領域間に形成されて
いる。１０はショットキバリアダイオードの電極である
Ｐｄ、 ＳｉまたはＰｔ−ＡΩ−Ｓｉ合金であり、１１
は小面積で大きな容量を得ることができる１００Å以下
のＴａ、０５膜、１２はＴａ２０５と電極配線１４間の
反応を防ぐためのバリアメタルでＷである。なお、これ
らのトランジスタ、ダイオード、キャパシタはそれぞれ
、■溝型アイソレーション１４によって分離されている
。
４はバイポーラトランジスタのコレクタ領域のｎ一層、
５はベース領域であるｐ＋拡散層、６はエミッタ拡散層
、７はエミッタ電極、８はベース電極、９は負荷抵抗の
電極であり、負荷抵抗９は５と９の領域間に形成されて
いる。１０はショットキバリアダイオードの電極である
Ｐｄ、 ＳｉまたはＰｔ−ＡΩ−Ｓｉ合金であり、１１
は小面積で大きな容量を得ることができる１００Å以下
のＴａ、０５膜、１２はＴａ２０５と電極配線１４間の
反応を防ぐためのバリアメタルでＷである。なお、これ
らのトランジスタ、ダイオード、キャパシタはそれぞれ
、■溝型アイソレーション１４によって分離されている
。
本構造において、Ｔ ａ ２０ 、キャパシタはα線に
対するソフトエラー率の減少に効果があるが、さらにコ
レクタ領域を覆うようにしてｐ＋埋込層を形成すること
によって、さらに著しいソフトエラー率減少の効果があ
る。
対するソフトエラー率の減少に効果があるが、さらにコ
レクタ領域を覆うようにしてｐ＋埋込層を形成すること
によって、さらに著しいソフトエラー率減少の効果があ
る。
なお、本実施例にて、シールド層としてｐ＋埋込層２を
用いたが、その代りにＮ型半導体層を形成してもやはり
Ｓｉ基板中に接合障壁が発生するので、小数キャリアす
なわち電子のコレクタ領域への流入を防ぐのに著しい効
果があるので、本発明の概念は適用できる。
用いたが、その代りにＮ型半導体層を形成してもやはり
Ｓｉ基板中に接合障壁が発生するので、小数キャリアす
なわち電子のコレクタ領域への流入を防ぐのに著しい効
果があるので、本発明の概念は適用できる。
本実施例においては、ショットキバリアダイオードの電
極として、小面積になってもメモリ動作に適したダイオ
ード特性が得られるＰｄ、 ＳｉまたはＰｔＡＱ−Ｓｉ
合金を用いたが、従来から用いられているＰｔＳｉを用
いても本発明の効果には変りはない。また、キャパシタ
の例として特にＴａ２０５キャパシタを用いたが、キャ
パシタ材料がＳ ｉ ０２ ＋ Ｓ １３Ｎａ、 ５ｉ
ＯＮを用いても同様である。キャパシタの構造について
も、溝堀型キャパシタ、積層型キャパシタを用いても本
発明の概念は適用される。また、キャパシタの容量とし
ては、ＰｔＳｉ／ Ｓ ｉ界面の接合容量、Ｐ−Ｎ接合
の接合容量を用いても同様である。
極として、小面積になってもメモリ動作に適したダイオ
ード特性が得られるＰｄ、 ＳｉまたはＰｔＡＱ−Ｓｉ
合金を用いたが、従来から用いられているＰｔＳｉを用
いても本発明の効果には変りはない。また、キャパシタ
の例として特にＴａ２０５キャパシタを用いたが、キャ
パシタ材料がＳ ｉ ０２ ＋ Ｓ １３Ｎａ、 ５ｉ
ＯＮを用いても同様である。キャパシタの構造について
も、溝堀型キャパシタ、積層型キャパシタを用いても本
発明の概念は適用される。また、キャパシタの容量とし
ては、ＰｔＳｉ／ Ｓ ｉ界面の接合容量、Ｐ−Ｎ接合
の接合容量を用いても同様である。
メモリセルの構造に関しては、たとえば負荷回路は本実
施例によってＳｉの高抵抗を用いたが、負荷はたとえば
負荷トランジスタを用いてもよいから、本発明は負荷回
路についても限定するものではない。
施例によってＳｉの高抵抗を用いたが、負荷はたとえば
負荷トランジスタを用いてもよいから、本発明は負荷回
路についても限定するものではない。
上記説明から明らかなように、本発明によって、著しい
バイポーラメモリのソフトエラー率の減少が可能となっ
たので、ＬＳＩの信頼度が飛やく的に向上する。
バイポーラメモリのソフトエラー率の減少が可能となっ
たので、ＬＳＩの信頼度が飛やく的に向上する。
第１−図は本発明の実施例を示す断面図、第２図（ａ）
は高速バイポーラメモリの回路図、第２図（１））は従
来の高速バイポーラメモリの断面図をそれぞれ示す。 １・・・ｐ−基板、２・・・ｐ＋（ｎ）埋込層、３・・
・ｎ＋埋込層、４・・・コレクタ領域、５・・・ベース
領域、６・・・エミッタ領域、７・・・エミッタ電極、
８・・・ベース領域、９・・・負荷抵抗の電極、１０・
・・ショットギバリアダイオードの電極、１１・・・Ｔ
ａ２０５膜、１２・・・バリアメタル、１−３・・・電
極配線、１４・・・ＴＪ溝アイソレーション、２０・・
・ｐ型Ｓｊ基板、２１・・・ｎ＋埋込層。 猶 Ｚ 図
は高速バイポーラメモリの回路図、第２図（１））は従
来の高速バイポーラメモリの断面図をそれぞれ示す。 １・・・ｐ−基板、２・・・ｐ＋（ｎ）埋込層、３・・
・ｎ＋埋込層、４・・・コレクタ領域、５・・・ベース
領域、６・・・エミッタ領域、７・・・エミッタ電極、
８・・・ベース領域、９・・・負荷抵抗の電極、１０・
・・ショットギバリアダイオードの電極、１１・・・Ｔ
ａ２０５膜、１２・・・バリアメタル、１−３・・・電
極配線、１４・・・ＴＪ溝アイソレーション、２０・・
・ｐ型Ｓｊ基板、２１・・・ｎ＋埋込層。 猶 Ｚ 図
Claims (1)
- １、２つのトランジスタと、前記トランジスタのコレク
タに接続された負荷またはシヨツトキバリアダイードの
陰極、またはキャパシタの陰極とを相互のベースに交さ
接続するための結線がＮ＾＋埋込層によつて構成され、
ｐ＾−半導体基板中にｐ＾＋半導体層が前記Ｎ＾＋埋込
層を覆うように１で形成されていることを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195838A JPH0740590B2 (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195838A JPH0740590B2 (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257244A true JPS6257244A (ja) | 1987-03-12 |
| JPH0740590B2 JPH0740590B2 (ja) | 1995-05-01 |
Family
ID=16347845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195838A Expired - Lifetime JPH0740590B2 (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740590B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023273A (ja) * | 1988-06-17 | 1990-01-08 | Fujitsu Ltd | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140859A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体メモリ |
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-09-06 JP JP60195838A patent/JPH0740590B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140859A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体メモリ |
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023273A (ja) * | 1988-06-17 | 1990-01-08 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0740590B2 (ja) | 1995-05-01 |
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