JPS60140859A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はバイポーラ・メモリに関するものであり、実に
詳しく言えばバイポーラ・メモリの耐α線強度の強化に
関するものである。

〔発明の背景〕

α線入射によりメモリの記憶情報が破壊される現象は、
最初ＶＯＳダイナミックＲＡＭで発見されたが、その後
バイポーラＲＡ　Ｍでも同様に発生することがわかり、
種々の対策がとられている。

ＭＯＳおよびバイポーラ・メモリで最も一般的にとられ
ている対策の一つは、入射したα線が実際のチップに到
達する以前に阻止するために、チップ表面にコーティン
グを施す方法である。コーテイング材としてはそれ自身
からはα線を放射しな（２） いことや塗布しやすさ等を考慮して、ある種の人工樹脂
やシリコン・ゲルなどが使用されている。

しかし、コーティングだけではα線を完全には防ぎきれ
ないこと、およびＩＣの構成材料（たとえば金属配線材
料）自体からα線が放射されることなどのために、メモ
リそれ自体がα線に対しである程度の強さをもつことが
必要とされている。

そこで、バイポーラ・メモリでは、第１図に示すように
、メモリセルのコレクタに静電容量を接続して、耐α線
強度の向上を図っている。

第１図（ａ）はメモリセルトランジスタＴｒのコレクタ
と基板（交流的にはグラウンド）との間にコンデンサ１
を挿入した例で、現実のＩＣではコレクタと基板間の浮
遊容量（Ｃ７０と略される）を活用する例が多い。この
コンデンサにより、α線入射時の電位変化が少なくなり
、情報破壊を防げる。しかし、このＣ，が大きくなると
メモリセルの応答時間が大きくなりアクセス時間が大き
くなるという欠点がある。

そこで第１回（ｂ）のように、負荷抵抗２と並（３） 列に静電容量３を接続する方法も用いられている。

メモリセルのノード１０はワード線に接続され、浮遊容
量の大きなワード線は交流的にグラウンドに近いため、
（ａ）の場合と同様、情報破壊を防ぐことができる。一
方、ワード線が選択され、その電位が切換ねる際にはス
ピードアップ・コンデンサとして働き、高速化に役立つ
からである。このコンデンサとしては、勿論専用のコン
デンサを形成してそれを利用してもよいが、たとえばダ
イオード４の寄生容量を利用できればプロセスの簡略化
を図れる。そこでダイオード４としてショットキー・バ
リア・ダイオードが使用される。ショットキー・バリア
・ダイオード６は、電極と接触する部分のシリコン不純
物濃度を適切な値にすることにより、比較的小面積で大
きな静電容量（寄生容量）を得ることができるからであ
る。

また、詳細な理由は省くが、第１図（Ｃ）のように静電
容量５を挿入しても同様に耐α線強度を向上すると同時
にメモリセルの応答を高速化できる。

（４） 以上、メモリセルのコレクタ負荷としては抵抗とダイオ
ードの並列回路を例にとって耐α線強化方法（静電容量
付加による）を説明してきたが、メモリセルのコレクタ
負荷の形式とは無関係に、（ａ）〜（ｃ）のように容量
を付加することにより、耐α線強度を向」二できる。そ
のような構成例を第１図（ｄ）〜（ｆ）に示す。

ところで、静電容量を付加して耐α線強度を向上させる
方法の最大の欠点は、メモリセル面積が大きくなること
であり、そのため大容量化（つまり、そのためにはメモ
リセル面積の低減が必要）とは相反する。そこで、メモ
リセル面積増加を伴わない耐α線強度方法が必要とされ
る。

〔発明の目的〕

本発明の目的はメモリ面積増加を伴なわずに耐α線強度
を増加したバイポーラメモリを提供することにある。

〔発明の概要〕

本発明は、シリコン基板内で発生した電荷を関心のデバ
イスに到達させないように基板とＮ＋埋（５） め込み層との間にＰ層を形成した。

〔発明の実施例〕

さて１本発明の詳細な説明する前に、α線入射による電
荷発生およびそれがどのようにしてメモリセルの情報破
壊につながるかを簡単に説明しておく。

第２図は、α線がシリコンＩＣに入射した時に発生する
電荷およびその電荷の発生後の振舞いを示すための、メ
モリセルトランジスタＴｒ部分の断面図である。２６は
入射α線の軌跡を示すが、正孔、電子の電荷対はこの軌
跡に沿って発生する。

図では、縦方向の寸法はＮ十埋込み層２４より上方と、
空乏層２５下方とは縮尺が異なっていることに注意して
もらいたい。最近の進んだバイポーラ・ディジタル技術
の場合、Ｎ十埋込み層上方のトランジスタ部分の厚さは
１〜２μｍであるのに対し、α線がシリコン内で到達す
る飛程は数１０μｍであり、その点第２図は模式的に描
かれている。従って、α線により発生する電荷の量は、
トランジスタ等のデバイス内で発生するよりもＰ型（６
） 基板２１内で発生するものの方がはるかに多く、メモリ
セルの情報破壊に影響をするのは主に基板で発生する電
荷である。その電荷には２種類ある。

１つは、空乏層２５内で発生する電荷である。第２図で
は縮少して描かれているが、実際の空乏層の厚さは逆バ
イアス印加時（実際の使用時）では２７ｔｍ以」二あり
、トランジスタ部分よりも厚い。

この空乏層内には強い電界が存在しているので、この領
域で発生した電子は飽和値に近い移動速度でＮ→埋込み
層へと移動し、また正孔では逆に基板側へと掃き出され
る。つまり、空乏層内で発生した（デバイス内で発生し
たとほぼ同量の）電子は極く短時間の間にＮ土層に到達
するため、非常に短時間（０，１ｎｓ程度以下）だが大
きな電流が流れる。基板２１のうち空乏層２５より下方
の空乏化されていない部分で発生した電荷（発生する電
荷の量としては、この領域で発生するものが圧倒的に多
い。この領域には電界は存在しないので、これらの電荷
は拡散で広がる。上方に拡散してきた電子は空乏層２５
に達するとその内部の電界で（７） 加速されＮ−）埋込み層に達する。一方、正孔は」二方
に拡散されてきても、空乏層の電界に邪魔されてＮ４層
へは到達できない。一方、下方に拡散した正孔は負電極
２７に到達すると電子と結合して消滅する。

したがって、耐α線強度を向」ニさせる方法の一つは、
入射α線により発生した電子がＮ＋埋込み層に到達する
のを防ぐことである。以下実施例を参照しながら、本発
明を説明する。

第３図は、本発明の一実施例であり、メモリセルの主要
部分となるトランジスタの断面図を示したものである。

この実施例ではバイポーラ・１〜ランジスタのＮ（埋込
み層のＰ基板部分２８の不純物濃度が基板本体２１より
も濃くなっている。そのため、２層２８とＰ一層２１と
の間には電子の拡散を阻止する方向に電界が形成される
。そのため、Ｎ十埋込み層に到達する電子の数は、Ｐ層
が存在しない場合に比べ、約 （８） イ者となる。但し、φＢはＰ層とＰ一層との間の電位差
であり、Ｐ層とＰ一層の濃度Ｎ　Ｐ　＋　Ｎ　Ｐ−によ
りその間には の電位差が形成される。したがって、たとえばＮｐとＮ
ｐ−とで−桁の差をつければα線による雑音電流も約−
桁小さくなると考えられる。一方、２層２８の濃度が濃
くなるとＮ土層２４との間の接合容量が大きくなり高速
性を損うので、２層２８の濃度はあまり高くないことが
望まれる。そこで、Ｐ−基板の濃度をできるだけ低くし
、それに対応してＰ層の濃度も低くすることが望ましい
。

たとえば、Ｐ−基板を５０〜１００Ω・ｃｍ以上、Ｐ層
を５〜１０Ωとすれば、α線による雑音電流を約１桁低
減でき、また接合容量の増加も程々に抑え得る。また、
２層２８の厚さは、実際にＩＣを動作させている条件下
（バイアス電圧印加時）で空乏層はＰ層とＰ一層との境
界まで達しないよ（９） うに、Ｐ層を厚くする必要がある。このようなＰ層の形
成には、拡散、イオン打込み、エピタキシャル成長など
を利用できる。

第４図は、本発明のもう一つの実施例であり、２層２８
は、Ｐ−基板２１とＮ十埋込み層２４との境界に沿って
のみ存在している。このような構造にすることにより、
分離領域２９下方の基板内で発生した電荷が横方向に拡
散してきてＮ′Ｉ領域に達するのを防ぐことができる。

第５図は、本発明の更にもう一つの実施例であり、第４
図と同様に横方向からＮ＋層へと拡散してくる電荷を防
ぐ構造となっているが、Ｎ土層側壁部分２４は分離領域
２９と接しており、横方向の電荷拡散を防ぐ構造となっ
ていることが第４図の実施例とは異っている。

第６図は、本発明の更にもう一つの実施例であり、基板
にＮ（又はＮ一層）２１′を用い、Ｎ＋埋込み層２４と
の間にＰ層（またはＰ一層）２８′を形成している。こ
の場合、Ｎ（Ｎ−）基板内２１′で発生した電荷は、Ｐ
　（Ｐ−）２８’　とＮ（１０） （Ｎ　−）層間２１′にできる空乏層内の電界およびＰ
　（Ｐ−）２８’　とＮ４層２４との間にできる空乏層
内の電界により遮られてＮ４層に到達しにくくなる。こ
の構造の場合、φ１３は６００〜７００ｍＶにできるの
で、電荷の到達はほぼ完全に防ぐことができる。この場
合も、Ｐ（Ｐ−）層２８′の両側から伸びてくる空乏層
が、動作条件下で接触し合わないように、ｐ（ｐ−）層
２８′の厚さを適当に設計する必要がある。

第７図は、Ｎ（Ｎ−）基板２１′を使用した場合に対し
て第４図と同様にＰ（Ｐ−）層２８′をＮ＋２４に沿っ
て形成し、分離領域下方で発生した電荷が横方向に拡散
してＮ＋層２４に達するのを防いだ実施例である。

第８図は、Ｎ（Ｎ−）基板２１′を使用した場合に対し
て、第５図と同様に、分離領域２９をＰ層下部２８′よ
りも深く形成し、横方向からＮ土層への電荷の拡散を防
いだ実施例である。

第９図は、２層２８をＮ土層２４から離して形成した実
施例で、耐α線強度が向上する反面、寄（１１） 主容量の増加を完全に防ぐことができる。この場合も、
空乏層が隣接する領域にまで入り込まないように適当な
値に設計する必要がある。また、この構造の製造方法と
しては、たとえばエピタキシャル成長法が適している。

なお、この構造の場合、２層２８はＮ土層２４と隣接し
ていないのでＮ土層２４の寄生容量は２層２８の不純物
濃度とは無関係となる。従って、２層２８の濃度を充分
に高く　（不純物濃度１０１８〜１０　”　’　／ｃｍ
”　）でき、耐α線強度を非常に向上できる。

第１０図は、第９図の構造において、更に、分離領域２
９下部に発生した電荷が横方向拡散してくるのを防ぐた
めに、分離領域２９を深く形成した実施例である。

なお、第５図、第８図、第１０図のような深い分離領域
を形成する方法としては、たとえば、シリコン基板にエ
ツチングにより深い溝を掘り、溝内の壁を絶縁化した後
多結晶シリコンを埋める方法などがある。

また、以上の第３図から第１０図までの実施例（１２） の説明でき、チップ上の全てのトランジスタに対し本願
発明を説明してきたが、α線により情報破壊が生ずるの
はメモリセルだけであり、第３図から第１０図までの構
造はメモリセルのみに対してとればよい。このような構
成にすることにより、寄生容量増加などの悪影響はメモ
リセルのみに限定でき、メモリ全体としてのアクセス時
間に及ぼす影響を最小にできる。

【図面の簡単な説明】

第１図はα線入射による情報破壊を防ぐための従来例で
あるところの静電容量付加したメモリセルを示した図、
第２図はα線入射により雑音電流が発生する機構を示し
た図、第３図〜第１０図はそれぞれ本発明の一実施例の
断面図を示す。 （１３） 第２図 ２Ａ

Claims (1)

1. 【特許請求の範囲】 １、半導体基板にＮ＋型の埋込み層を形成しその上方に
   バイポーラ・メモリセル１〜ランジスタを形成したバイ
   ポーラメモリにおいて、」二記Ｎ→層と基板との間にＰ
   層が形成されていることを特徴とする半導体メモリ。 ２、第１項において、上記Ｐ層はメモリセルのＮ土層下
   方にのみ存在していることを特徴とする半導体メモリ。 ３、第１項または第２項において、前記基板は前記Ｐ層
   より不純物濃度が低いＰ型であることを特徴とする半導
   体メモリ。 ４、第１項または第２項において、前記基板がＮ型であ
   ることを特徴とする半導体メモリ。 ５、第３項において、前記Ｐ層と前記Ｎ土層との間に、
   不純物濃度が前記Ｐ層よりも低いＰ層が存在しているこ
   とを特徴とする半導体メモリ。 ６、第１項から第５項のいずれかにおいて、前記（１） ｌＩ８′、１ ７、第１項から第５項のいずれかにおいて、＊、ｐ合う
   前記Ｎ＋１を覆う前記Ｐ層は互いに分離されていること
   を特徴とする半導体メモリ。