JPH0740590B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0740590B2 JPH0740590B2 JP60195838A JP19583885A JPH0740590B2 JP H0740590 B2 JPH0740590 B2 JP H0740590B2 JP 60195838 A JP60195838 A JP 60195838A JP 19583885 A JP19583885 A JP 19583885A JP H0740590 B2 JPH0740590 B2 JP H0740590B2
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- semiconductor layer
- emitter
- capacitor
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置に係り、特にα線によるソフトエラ
ー率の小さいシールド型半導体装置に関する。
ー率の小さいシールド型半導体装置に関する。
半導体装置、たとえば高速バイポーラメモリではその高
集積化，高速化に伴つて素子の面積の縮小や接合容量を
減少してきた。ところが、各素子の容量の減少にともな
つて、α線の入射などの信号雑音に対して誤動作を生じ
るソフトエラーが大きな問題となつてきた。これに対し
て、小面積かつ大容量のキヤパシタをメモリセルに形成
してソフトエラー率を下げる試みが、たとえば、特開昭
53−75829,53−43485,59−171157にみられるようになさ
れている。しかし、半導体装置の高集積化がさらに進む
につれて、キヤパシタの面積の縮小にともなつてソフト
エラーを防止するために必要な容量値を確保することが
難しくなりつつある。
集積化，高速化に伴つて素子の面積の縮小や接合容量を
減少してきた。ところが、各素子の容量の減少にともな
つて、α線の入射などの信号雑音に対して誤動作を生じ
るソフトエラーが大きな問題となつてきた。これに対し
て、小面積かつ大容量のキヤパシタをメモリセルに形成
してソフトエラー率を下げる試みが、たとえば、特開昭
53−75829,53−43485,59−171157にみられるようになさ
れている。しかし、半導体装置の高集積化がさらに進む
につれて、キヤパシタの面積の縮小にともなつてソフト
エラーを防止するために必要な容量値を確保することが
難しくなりつつある。
ここでは、バイポーラメモリLSIにα線が入射した時の
情報破壊（ソフトエラー）発生の機構について述べる。
情報破壊（ソフトエラー）発生の機構について述べる。
第２図（ａ）に従来の高速バイポーラメモリセルである
SBD（シヨツトキバリアダイオード）負荷切換型メモリ
セルの回路図を、第２図（ｂ）にその断面図を示す。
SBD（シヨツトキバリアダイオード）負荷切換型メモリ
セルの回路図を、第２図（ｂ）にその断面図を示す。
ところで、第２図（ｂ）はSBD切換型メモリセルにα線
が入射した時にソフトエラーが生ずる原因を簡単に説明
したものである。まず、メモリLSIにα線が入射したと
する。入射α線23はその飛跡に沿つて電子−正孔対を発
生させる。ところでメモリセルの構成部品（たとえばト
ランジスタ，抵抗等）はシリコン表面から高々１〜２μ
ｍ程度の領域に形成されるのに対し、ICパツケージ等か
ら放出される最大エネルギー（約9MeV）のα線はSi内を
約70μｍ貫通する。しかも電荷対の発生の割合は、入射
直後の高エネルギー時より、Si原子との衝突によりエネ
ルギーを失つた停止直前の方が多い。したがつて、α線
によつて発生する電荷のうち大部分は基板内で発生す
る。これら基板20内で発生した電荷対はそれぞれ拡散で
広がつてゆくが、電子はトランジスタのコレクタとなつ
ているn+BL（n+埋込層）21とｐ基板20との間の空乏層に
達すると空乏層内に存在する電界によりn+BL21へと引寄
せられるのに対して、正孔は反発される。その結果、電
子のみがn+BL21に集まることになる。このように、基板
からの電子（α線による雑音電流）はメモリセル・トラ
ンジスタのコレクタ21に集まる。このコレクタが第２図
（ａ）に示す如くオフ側トランジスタのコレクタ側であ
る場合、そのコレクタ電位つまりオン側トランジスタの
ベース電位が低下し、オントランジスタはオフへと向
う。これが情報破壊の主要な機構である。
が入射した時にソフトエラーが生ずる原因を簡単に説明
したものである。まず、メモリLSIにα線が入射したと
する。入射α線23はその飛跡に沿つて電子−正孔対を発
生させる。ところでメモリセルの構成部品（たとえばト
ランジスタ，抵抗等）はシリコン表面から高々１〜２μ
ｍ程度の領域に形成されるのに対し、ICパツケージ等か
ら放出される最大エネルギー（約9MeV）のα線はSi内を
約70μｍ貫通する。しかも電荷対の発生の割合は、入射
直後の高エネルギー時より、Si原子との衝突によりエネ
ルギーを失つた停止直前の方が多い。したがつて、α線
によつて発生する電荷のうち大部分は基板内で発生す
る。これら基板20内で発生した電荷対はそれぞれ拡散で
広がつてゆくが、電子はトランジスタのコレクタとなつ
ているn+BL（n+埋込層）21とｐ基板20との間の空乏層に
達すると空乏層内に存在する電界によりn+BL21へと引寄
せられるのに対して、正孔は反発される。その結果、電
子のみがn+BL21に集まることになる。このように、基板
からの電子（α線による雑音電流）はメモリセル・トラ
ンジスタのコレクタ21に集まる。このコレクタが第２図
（ａ）に示す如くオフ側トランジスタのコレクタ側であ
る場合、そのコレクタ電位つまりオン側トランジスタの
ベース電位が低下し、オントランジスタはオフへと向
う。これが情報破壊の主要な機構である。
本発明の目的はメモリセルが高集積化，高速化されてメ
モリセルの静電容量が小さくなつてもα線によるソフト
エラー率の低いバイポーラ型メモリセルを提供すること
にある。
モリセルの静電容量が小さくなつてもα線によるソフト
エラー率の低いバイポーラ型メモリセルを提供すること
にある。
本発明においては、α線の入射によつて電荷対の発生す
る半導体基板領域中にp+（Ｎ）型高濃度拡散領域を形成
し、α線の入射によつて基板中に生ずる少数キヤリアが
素子領域へ流入することを防ぎ、ソフトエラー率を減ら
すことを特徴としている。また、基板領域の低抵抗化に
よつて、基板領域と接して形成されている容量に信号雑
音を吸収させることを特徴としている。
る半導体基板領域中にp+（Ｎ）型高濃度拡散領域を形成
し、α線の入射によつて基板中に生ずる少数キヤリアが
素子領域へ流入することを防ぎ、ソフトエラー率を減ら
すことを特徴としている。また、基板領域の低抵抗化に
よつて、基板領域と接して形成されている容量に信号雑
音を吸収させることを特徴としている。
本発明の要旨は、第一導電型の基板と、 前記基板上に形成された前記第一導電型又は前記第一導
電型とは異なる導電型である第二導電型の高不純物濃度
層と、 前記高不純物濃度層よりも前記基板の素子形成領域側に
設けられた第一の端子と第二の端子との間に電流経路を
を形成するための第一の手段と、 前記電流経路を流れる電流を制御するための第二の手段
と、 前記第一の端子と第一の電位が与えられる位置との間に
キャパシタと、 前記第一の端子の電位を前記第一の電位にプルアップす
るための第三の手段とを有することを特徴とする半導体
装置にある。
電型とは異なる導電型である第二導電型の高不純物濃度
層と、 前記高不純物濃度層よりも前記基板の素子形成領域側に
設けられた第一の端子と第二の端子との間に電流経路を
を形成するための第一の手段と、 前記電流経路を流れる電流を制御するための第二の手段
と、 前記第一の端子と第一の電位が与えられる位置との間に
キャパシタと、 前記第一の端子の電位を前記第一の電位にプルアップす
るための第三の手段とを有することを特徴とする半導体
装置にある。
以下、本発明の一実施例を第１図によつて説明する。第
１図には、メモリセルのコレクタ配線の下側の領域に高
濃度p+領域を形成して、p-基板中にp+／p-接合を形成し
て、α線の入射によつて発生した電子がコレクタに流入
することを防止した高速バイポーラメモリセルの断面図
を示す。
１図には、メモリセルのコレクタ配線の下側の領域に高
濃度p+領域を形成して、p-基板中にp+／p-接合を形成し
て、α線の入射によつて発生した電子がコレクタに流入
することを防止した高速バイポーラメモリセルの断面図
を示す。
Si基板１のp-半導体層の中に、コレクタ配線をシールド
するためのp+拡散層２が形成され、Si基板１とp+拡散層
２の界面にp+／p-接合が形成され電子のコレクタへの流
入を防いでいる。ここで、３はコレクタ配線を形成して
いるn+埋込層、４はバイポーラトランジスタのコレクタ
領域のn-層、５はベース領域であるp+拡散層、６はエミ
ツタ拡散層、７はエミツタ電極、８はベース電極、９は
負荷抵抗の電極であり、負荷抵抗９は５と９の領域間に
形成されている。10はシヨツトキバリアダイオードの電
極であるPd2SiまたはPt−Al−Si合金であり、11は小面
積で大きな容量を得ることができる100Å以下のTa2O
5膜、12はTa2O5と電極配線14間の反応を防ぐためのバリ
アメタルでＷである。なお、これらのトランジスタ，ダ
イオード，キヤパシタはそれぞれ、Ｖ溝型アイソレーシ
ヨン14によつて分離されている。
するためのp+拡散層２が形成され、Si基板１とp+拡散層
２の界面にp+／p-接合が形成され電子のコレクタへの流
入を防いでいる。ここで、３はコレクタ配線を形成して
いるn+埋込層、４はバイポーラトランジスタのコレクタ
領域のn-層、５はベース領域であるp+拡散層、６はエミ
ツタ拡散層、７はエミツタ電極、８はベース電極、９は
負荷抵抗の電極であり、負荷抵抗９は５と９の領域間に
形成されている。10はシヨツトキバリアダイオードの電
極であるPd2SiまたはPt−Al−Si合金であり、11は小面
積で大きな容量を得ることができる100Å以下のTa2O
5膜、12はTa2O5と電極配線14間の反応を防ぐためのバリ
アメタルでＷである。なお、これらのトランジスタ，ダ
イオード，キヤパシタはそれぞれ、Ｖ溝型アイソレーシ
ヨン14によつて分離されている。
本構造において、Ta2O5キヤパシタはα線に対するソフ
トエラー率の減少に効果があるが、さらにコレクタ領域
を覆うようにしてp+埋込層を形成することによつて、さ
らに著しいソフトエラー率減少の効果がある。
トエラー率の減少に効果があるが、さらにコレクタ領域
を覆うようにしてp+埋込層を形成することによつて、さ
らに著しいソフトエラー率減少の効果がある。
なお、本実施例にて、シールド層としてp+埋込層２を用
いたが、その代りにＮ型半導体層を形成してもやはりSi
基板中に接合障壁が発生するので、少数キヤリアすなわ
ち電子のコレクタ領域への流入を防ぐのに著しい効果が
あるので、本発明の概念は適用できる。
いたが、その代りにＮ型半導体層を形成してもやはりSi
基板中に接合障壁が発生するので、少数キヤリアすなわ
ち電子のコレクタ領域への流入を防ぐのに著しい効果が
あるので、本発明の概念は適用できる。
本実施例においては、シヨツトキバリアダイオードの電
極として、小面積になつてもメモリ動作に適したダイオ
ード特性が得られるPd2SiまたはPt−Al−Si合金を用い
たが、従来から用いられているPtSiを用いても本発明の
効果には変りはない。また、キヤパシタの例として特に
Ta2O5キヤパシタを用いたが、キヤパシタ材料がSiO2，S
i3N4,SiONを用いても同様である。キヤパシタの構造に
ついても、溝堀型キヤパシタ，積層型キヤパシタを用い
ても本発明の概念は適用される。また、キヤパシタの容
量としては、PtSi/Si界面の接合容量,P−Ｎ接合の接合
容量を用いても同様である。
極として、小面積になつてもメモリ動作に適したダイオ
ード特性が得られるPd2SiまたはPt−Al−Si合金を用い
たが、従来から用いられているPtSiを用いても本発明の
効果には変りはない。また、キヤパシタの例として特に
Ta2O5キヤパシタを用いたが、キヤパシタ材料がSiO2，S
i3N4,SiONを用いても同様である。キヤパシタの構造に
ついても、溝堀型キヤパシタ，積層型キヤパシタを用い
ても本発明の概念は適用される。また、キヤパシタの容
量としては、PtSi/Si界面の接合容量,P−Ｎ接合の接合
容量を用いても同様である。
メモリセルの構造に関しては、たとえば負荷回路は本実
施例によつてSiの高抵抗を用いたが、負荷はたとえば負
荷トランジスタを用いてもよいから、本発明は負荷回路
についても限定するものではない。
施例によつてSiの高抵抗を用いたが、負荷はたとえば負
荷トランジスタを用いてもよいから、本発明は負荷回路
についても限定するものではない。
上記説明から明らかなように、本発明によつて、著しい
バイポーラメモリのソフトエラー率の減少が可能となつ
たので、LSIの信頼度が飛やく的に向上する。
バイポーラメモリのソフトエラー率の減少が可能となつ
たので、LSIの信頼度が飛やく的に向上する。
また、本発明においては、第１図に示すように、ショッ
トキバリアダイオード10と並列にコンデンサが設けられ
ている。従って、例えば、ｐ＋埋込層２より上方にアル
ファ線が入射し、かつ、そのアルファ線がｐ＋埋込層２
に到達しないような場合においても、半導体素子中に発
生したアルファ線による荷電粒子を上記コンデンサが吸
収することができる。よって、アルファ線による半導体
装置の誤動作を低減できるという効果がある。
トキバリアダイオード10と並列にコンデンサが設けられ
ている。従って、例えば、ｐ＋埋込層２より上方にアル
ファ線が入射し、かつ、そのアルファ線がｐ＋埋込層２
に到達しないような場合においても、半導体素子中に発
生したアルファ線による荷電粒子を上記コンデンサが吸
収することができる。よって、アルファ線による半導体
装置の誤動作を低減できるという効果がある。
第１図は本発明の実施例を示す断面図、第２図（ａ）は
高速バイポーラメモリの回路図、第２図（ｂ）は従来の
高速バイポーラメモリの断面図をそれぞれ示す。 １…p-基板、２…p+（ｎ）埋込層、３…n+埋込層、４…
コレクタ領域、５…ベース領域、６…エミツタ領域、７
…エミツタ電極、８…ベース領域、９…負荷抵抗の電
極、10…シヨツトキバリアダイオードの電極、11…Ta2O
5膜、12…バリアメタル、13…電極配線、14…Ｕ溝アイ
ソレーシヨン、20…ｐ型Si基板、21…n+埋込層。
高速バイポーラメモリの回路図、第２図（ｂ）は従来の
高速バイポーラメモリの断面図をそれぞれ示す。 １…p-基板、２…p+（ｎ）埋込層、３…n+埋込層、４…
コレクタ領域、５…ベース領域、６…エミツタ領域、７
…エミツタ電極、８…ベース領域、９…負荷抵抗の電
極、10…シヨツトキバリアダイオードの電極、11…Ta2O
5膜、12…バリアメタル、13…電極配線、14…Ｕ溝アイ
ソレーシヨン、20…ｐ型Si基板、21…n+埋込層。
Claims (1)
- 【請求項１】互いのコレクタとベースとが交差接続され
た第１と第２のマルチエミッタバイポーラトランジスタ
と、それぞれのコレクタにそれぞれ接続された第１と第
２の負荷素子とからなるフリップフロップと、 該第１と第２のマルチエミッタバイポーラトランジスタ
のそれぞれの第１のエミッタにそれぞれ接続された第１
と第２のデータ線と、 該第１と第２のマルチエミッタバイポーラトランジスタ
のそれぞれの第２のエミッタに接続された共通のワード
線とを有する半導体装置において、 上記第１と第２のマルチエミッタバイポーラトランジス
タは、それぞれｐ型半導体基板上に順次積層された高濃
度ｐ型半導体層と低濃度ｐ型半導体層上に形成された高
濃度ｎ型半導体層からなるコレクタ領域と、該コレクタ
領域上に形成された低濃度ｎ型半導体層と、該低濃度ｎ
型半導体層上に形成されたｐ型半導体層からなるベース
と、該ベース内に形成されたエミッタとからなり、 上記第１と第２の負荷素子は、それぞれ第１の抵抗と、
直列に接続されたショットキバリアダイオードと第２の
抵抗と、キャパシタとが並列に接続された回路構成を有
し、 上記キャパシタのキャパシタ絶縁膜はTa2O5からなり、 上記ショットキバリアダイオードの電極は、Pd2Siまた
はPt−Al−Si合金からなることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195838A JPH0740590B2 (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60195838A JPH0740590B2 (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6257244A JPS6257244A (ja) | 1987-03-12 |
| JPH0740590B2 true JPH0740590B2 (ja) | 1995-05-01 |
Family
ID=16347845
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60195838A Expired - Lifetime JPH0740590B2 (ja) | 1985-09-06 | 1985-09-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740590B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH023273A (ja) * | 1988-06-17 | 1990-01-08 | Fujitsu Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140859A (ja) * | 1983-12-28 | 1985-07-25 | Hitachi Ltd | 半導体メモリ |
| JPS60143496A (ja) * | 1983-12-29 | 1985-07-29 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-09-06 JP JP60195838A patent/JPH0740590B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6257244A (ja) | 1987-03-12 |
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