JPS6212151A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6212151A JPS6212151A JP60150169A JP15016985A JPS6212151A JP S6212151 A JPS6212151 A JP S6212151A JP 60150169 A JP60150169 A JP 60150169A JP 15016985 A JP15016985 A JP 15016985A JP S6212151 A JPS6212151 A JP S6212151A
- Authority
- JP
- Japan
- Prior art keywords
- rays
- memory cell
- alpha
- region
- collector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の利用分野〕
本発明は半導体装置に係り、特にα線によるソ１：パ５
−４０“ｊ ｔ、Ｎ’ｔ’ｌＫ”＊！に：［ｔ６゜：
〔発明の背景〕 １ □□ユ、え、え４１．工２．イよ−うニヤ
、ア□ 、１ はその高集積化、高速化に伴って素
子の面積の縮小や接合容量を減少してきた。ところが、
各素子の容量の減少にともなって、α線の入射などの信
号雑音に対して誤動作が生じるソフトエラーが大きな問
題となってきた。これに対して、小面積かつ大容量のキ
ャパシタをメモリセルに形成してソフトエラー率を下げ
る試みが、たとえば、特開昭５３−７５８２９．５３−
４３４８５．５９−１７１１５７にみられる。しかし、
半導体装置の高集積化によるキャパシタ面積の縮小にと
もなってソフトエラーを防止するために必要な容量値を
確保することも難しくなりつつある。
−４０“ｊ ｔ、Ｎ’ｔ’ｌＫ”＊！に：［ｔ６゜：
〔発明の背景〕 １ □□ユ、え、え４１．工２．イよ−うニヤ
、ア□ 、１ はその高集積化、高速化に伴って素
子の面積の縮小や接合容量を減少してきた。ところが、
各素子の容量の減少にともなって、α線の入射などの信
号雑音に対して誤動作が生じるソフトエラーが大きな問
題となってきた。これに対して、小面積かつ大容量のキ
ャパシタをメモリセルに形成してソフトエラー率を下げ
る試みが、たとえば、特開昭５３−７５８２９．５３−
４３４８５．５９−１７１１５７にみられる。しかし、
半導体装置の高集積化によるキャパシタ面積の縮小にと
もなってソフトエラーを防止するために必要な容量値を
確保することも難しくなりつつある。
ここでは、バイポーラメモリＬＳＩにα線が入射した時
の情報破壊（ソフトエラー）発生の機構について述べる
。
の情報破壊（ソフトエラー）発生の機構について述べる
。
第１図（ａ）に従来の高速バイポーラメモリセルである
ＳＢＤ （ショットキバリアダイオード）負荷切換型メ
モリセルの回路図を、同図（ｂ）にその断面図を示す、
なお、α線によるソフトエラー率を小さくするためにキ
ャパシタが負荷抵抗に並列に形成されている。
ＳＢＤ （ショットキバリアダイオード）負荷切換型メ
モリセルの回路図を、同図（ｂ）にその断面図を示す、
なお、α線によるソフトエラー率を小さくするためにキ
ャパシタが負荷抵抗に並列に形成されている。
ところで、第１図（ｂ）はＳＢＤ切換型メモリセルにα
線が入射した時にソフトエラーが生ずる原因を簡単に説
明したものである。まず、メモリＬＳＩにα線２０が入
射したとする。入射α線２０はその飛跡に沿って電子−
正孔対を発生させる。ところでメモリセルの構成部品（
たとえばトランジスタ、抵抗等）はシリコン表面から高
々１〜２μｍ程度の領域に形成されるのに対し、ＩＣパ
ッケージ等から放出される最大エネルギ（約９Ｍ ｅ
Ｖ ）のα線はＳｉ内を約７０μｍ貫通する。
線が入射した時にソフトエラーが生ずる原因を簡単に説
明したものである。まず、メモリＬＳＩにα線２０が入
射したとする。入射α線２０はその飛跡に沿って電子−
正孔対を発生させる。ところでメモリセルの構成部品（
たとえばトランジスタ、抵抗等）はシリコン表面から高
々１〜２μｍ程度の領域に形成されるのに対し、ＩＣパ
ッケージ等から放出される最大エネルギ（約９Ｍ ｅ
Ｖ ）のα線はＳｉ内を約７０μｍ貫通する。
しかも電荷対の発生の割合は、入射直後の高エネルギ一
時より、５ｉＪ７ｉ子との衝突によりエネルギーを失っ
た停止直前の方が多い、したがって図の如く、α線２０
によって発生する電荷のうち大部分は基板１内で発生す
る。これら基板１内で発生した電荷対はそれぞれ拡散で
広がってゆくが、電子はトランジスタのコレクタノード
となっているｎ”ＢＬ（ｎ”埋込層）２とＰ基板１との
間の空乏層に達すると空乏層内に存在する電界によりｎ
０ＢＬ２へと引寄せられるのに対して、正孔は反発され
る。その結果、電子のみがｎ”ＢＬ２に集まることにな
る。このように、基板からの電子（α線による雑音電流
）はメモリセル・トランジスタのコレクタに集まる。こ
のコレクタが第１図（ａ）に示す如くオフ側トランジス
タのコレクタ側である場合、そのコレクタ電位つまりオ
ン側にトランジスタのベース電位が低下し、オントラン
ジスタはオフへと向う。これが情報破壊の主要な機構で
ある。
時より、５ｉＪ７ｉ子との衝突によりエネルギーを失っ
た停止直前の方が多い、したがって図の如く、α線２０
によって発生する電荷のうち大部分は基板１内で発生す
る。これら基板１内で発生した電荷対はそれぞれ拡散で
広がってゆくが、電子はトランジスタのコレクタノード
となっているｎ”ＢＬ（ｎ”埋込層）２とＰ基板１との
間の空乏層に達すると空乏層内に存在する電界によりｎ
０ＢＬ２へと引寄せられるのに対して、正孔は反発され
る。その結果、電子のみがｎ”ＢＬ２に集まることにな
る。このように、基板からの電子（α線による雑音電流
）はメモリセル・トランジスタのコレクタに集まる。こ
のコレクタが第１図（ａ）に示す如くオフ側トランジス
タのコレクタ側である場合、そのコレクタ電位つまりオ
ン側にトランジスタのベース電位が低下し、オントラン
ジスタはオフへと向う。これが情報破壊の主要な機構で
ある。
本発明はα線によるソフトエラー率の小さい半導体メモ
リを提供することにある。
リを提供することにある。
本発明の概念は、メモリセルを囲むように形成されてい
る素子間分離絶縁膜の外側の半導体素子が形成されない
領域にｐ−ｎ接合を形成し、この接合に逆バイアスを印
加して、α線の入射によって基板中に発生した小数キャ
リアを吸収することによってメモリセル領域に流入する
小数キャリアを減らし、−線によって生ずるソフトエラ
ー率を減少させることにある。
る素子間分離絶縁膜の外側の半導体素子が形成されない
領域にｐ−ｎ接合を形成し、この接合に逆バイアスを印
加して、α線の入射によって基板中に発生した小数キャ
リアを吸収することによってメモリセル領域に流入する
小数キャリアを減らし、−線によって生ずるソフトエラ
ー率を減少させることにある。
以下、実施例によって本発明の詳細な説明する。
第２図は本発明による高速バイポーラ型メモリセルの断
面図を示したものである。第２図において１はＰ−型シ
リコン基板、２はショットキバリアダイオード（Ｓ Ｂ
Ｄ）の陰極とトランジスタのコレクタ配線を形成して
いるＩＩ”埋込層、３はＳＢＤの陰極のｎ型シリコン層
、４はｎｐｎトランジスタのコレクタ、５はベース領域
、６はエミッタ。
面図を示したものである。第２図において１はＰ−型シ
リコン基板、２はショットキバリアダイオード（Ｓ Ｂ
Ｄ）の陰極とトランジスタのコレクタ配線を形成して
いるＩＩ”埋込層、３はＳＢＤの陰極のｎ型シリコン層
、４はｎｐｎトランジスタのコレクタ、５はベース領域
、６はエミッタ。
７は負荷抵抗となっている高抵抗領域、８および９は溝
型素子間分離絶縁層、１０はｎ＋理込層。
型素子間分離絶縁層、１０はｎ＋理込層。
１１はｎ型シリコン層をそれぞれ示している。
従来、メモリセル領域を分離している９の溝型分離層の
外側の１０および１１のｎ型シリコン領域は特に利用さ
れていなかった。そこで、本発明によって１図示のよう
に１０．１１のｎ型領域と１のＰ−型シリコン基板の間
に逆バイアスを印加してα線によって生じた少数キャリ
アすなわち電子を吸収して、メモリセルのコレクタと接
続している２のｎ１理込層に流入する電子の数を減らす
ことができる。したがって、本発明ではα線によるソフ
トエラー率を減少させることができる。
外側の１０および１１のｎ型シリコン領域は特に利用さ
れていなかった。そこで、本発明によって１図示のよう
に１０．１１のｎ型領域と１のＰ−型シリコン基板の間
に逆バイアスを印加してα線によって生じた少数キャリ
アすなわち電子を吸収して、メモリセルのコレクタと接
続している２のｎ１理込層に流入する電子の数を減らす
ことができる。したがって、本発明ではα線によるソフ
トエラー率を減少させることができる。
なお、この１０のｎ０埋込層と２のコレクタに接続して
いるｎ＋埋込層の間は深い溝型素子間分前層９によって
絶縁されているので、少数キャリアの吸収回路はメモリ
セルの動作に影響しないことはいうまでもない。
いるｎ＋埋込層の間は深い溝型素子間分前層９によって
絶縁されているので、少数キャリアの吸収回路はメモリ
セルの動作に影響しないことはいうまでもない。
なお、本実施例の断面図には示していないが、上記ＳＢ
Ｄに並列に大容量のキャパシタが形成されている回路で
はさらにソフトエラー率を減らすことができる。
Ｄに並列に大容量のキャパシタが形成されている回路で
はさらにソフトエラー率を減らすことができる。
本発明によればα線によるソフトエラー率の小さい半導
体装置を形成することができる。
体装置を形成することができる。
第１図（ａ）は従来の高速バイポーラメモリセルの回路
図、第１図（ｂ）は従来の半導体装置の断面図、第１図
は本発明の半導体装置の断面図である。 １・・・Ｐ−基板、２・・・ｎ＋埋込層、３・・・ｎ型
シリコン層、４・・・コレクタ層、５・・・ベース層、
６・・・エミツタ層、７・・・高抵抗層、８・・・浅い
素子間分離層、９・・・深い素子間分離層、１０・・・
ｎ０埋込層、１１・・・ｎ型シリコン層、２０・・・α
線、２１・・・ビット線、基 ｔ 口 ｚ （ｂ）
図、第１図（ｂ）は従来の半導体装置の断面図、第１図
は本発明の半導体装置の断面図である。 １・・・Ｐ−基板、２・・・ｎ＋埋込層、３・・・ｎ型
シリコン層、４・・・コレクタ層、５・・・ベース層、
６・・・エミツタ層、７・・・高抵抗層、８・・・浅い
素子間分離層、９・・・深い素子間分離層、１０・・・
ｎ０埋込層、１１・・・ｎ型シリコン層、２０・・・α
線、２１・・・ビット線、基 ｔ 口 ｚ （ｂ）
Claims (1)
- １、半導体素子が形成されている領域と該半導体素子形
成領域を囲むがごとく形成された絶縁領域と、該絶縁領
域の少なくとも一領域に接し且つ該半導体素子領域と対
向して形成されたＰ−Ｎ接合領域とから構成され、該Ｐ
−Ｎ接合領域に逆バイアスを印加することを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150169A JPS6212151A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60150169A JPS6212151A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6212151A true JPS6212151A (ja) | 1987-01-21 |
Family
ID=15491010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60150169A Pending JPS6212151A (ja) | 1985-07-10 | 1985-07-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6212151A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243214A (en) * | 1992-04-14 | 1993-09-07 | North American Philips Corp. | Power integrated circuit with latch-up prevention |
-
1985
- 1985-07-10 JP JP60150169A patent/JPS6212151A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243214A (en) * | 1992-04-14 | 1993-09-07 | North American Philips Corp. | Power integrated circuit with latch-up prevention |
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