KR890002589B1 - 반도체 메모리장치 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리장치

제 1 도는 α입자의 초기에너지와 관통깊이의 관계도.

제 2 도는 종래의 1트랜지스터 디램셀의 단면도.

제 3 도는 제 2 도의 1트랜지스터셀에 α입자가 침투되었을시의 전자호울의 이동상태도.

제 4 도는 본 발명에 따른 1트랜지스터 디램셀의 단면도.

제 5 도는 제 4 도의 디램셀에 α입자가 침투하였을시의 전자호울의 이동상태도.

제 6 도는 제 4 도의 절선 A-A¹에서의 에너지밴드에 따른 전자의 이동상태도.

본 발명은 반도체 메모리장치를 내장하는 패키지(Package)로부터 방ㅊㄹ되는 알파입자로부터 야기되는 소프트에러를 해결하기 위한 장치에 관한 것으로써 디램에 있어서 소프트에러를 해결하기 위한 장치에 관한 것이다.

알파입자(α-Particles)들은 패키지 재료에 포함되 있는 방사능물질 U² _S ⁸과 TH²³²이 반감되면서 발생한다는 것이 잘알려져 있는 사실이다. 이와같은 알파입자가 발생하면 어떤 다른 이온화하는 입자들과 마찬가지로 패키지 내에 내장된 집적회로에 작용을 미치게 된다.

이 알파입자는 실리콘을 뚫고 지나가면서 실리콘과 전자기적으로 상호작용을 하는데 지나가는 통로에서 상기 알파입자는 에너지를 잃고 호울-전자쌍을 발생한다.

특히 디램의 셀에 있어서는 하나의 알파입자가 셀을 뚫고 지나가면서 기억되어 있는 데이타를 논리 "1"에서 논리"0"으로 바꾸어 놓을수 있을만큼 충분한 전자-호울의 쌍이 발생할 수 있다.

즉 U²³⁸과 T²³²로부터 발생되는 이 입자의 에너지범위는 3,95Mev-8,7Mev이며, 이 에너지로부터 발생된 전자-호울쌍은 약 1×10⁶-2.5×10⁸전자이고, 단위 이온당

의 에너지 손실이 발생된다.

입자가 실리콘을 관통하는 깊이와 초기 에너지와의 관계는 제 1 도의 곡선과 같다.

그러나 이온화 트레일(Inonization trail)의 트레일은 수 피코초(Pico seo)내의 입자의 침두(hit)에서 전자-호울쌍이 발생되어 바로 재결합이 일어나기 시작하며 전개나 농도구배(Concentration gradient)가 존재하면 상기 전자와 호울은 확산(Diffusion)과 포류(Drift)를 하게된다.

따라서 메모리셀의 스토리지 캐패시터의 웰(Well)에 상기 입자가 수집되어 센스앰프가 상기 스토리지 캐패시터에 기억된 논리"1"을 감지할수 있는 전자의 수를넘어 확산 또는 표류되어 유입되는 전자가 충분하면 상기 논리"1"에서 논리"0"으로 셀의 데이터가 바뀌게 된다. 이와같은 소프트에러의 문자는 셀의 수가 고집적화되면 될수록 그리고 셀의 크기가 작을수록 셀의 용량이 작아져 문제가 심각해 진다.

이와같은 α입자의 문제를 해결하게 위한 방안으로 플라스틱 패키지를 사용하지 않고 세라믹 패키지를 사용하는 방안이 있으나 패키지 비용이 고가가되어 바람직하지 못하다.

따라서 본 발명의 목적은 α입자의 영향에 대해서도 안전하게 기억된 데이터를 보존할수 있는 반도체 메모리 장치를 제공함에 있다.

따라서 상기와같은 본 발명의 목적을 달성하기 위하여 본 발명은 P형 실리콘 기판상의 스토리지 캐패시터 영역하부와 비트라인 하부에 n^-매몰층(Buried layer)를 형성하고 상기 P형 실리콘기판과 매몰층 상부에 P형 에피택셜층을 성장시킨후 반도체 메모리셀을 제조함을 특징으로 한다.

제 2 도는 종래의 고밀도 디램셀의 단면도를 나타낸 도면으로써 α입자의 친입을 받은 경우 전자-호울쌍의 생성과 소프트에러의 발생을 설명하기 위한 도면이다.

제 1 도는 디램메모리셀은 스토리지 캐패시터 영역과 모오스 트랜지스터 영역으로 나누어지며 상기 캐패시터 영역은 400-500A°의 스토리지 산화막층(18)과 상기 산화막층(18)의 상부에 상기 캐피시터의 제 2 전극이되는 3000-4000A°늬 제 1 폴리실리콘층(16)이 있으며 또한 상기 산화막층(18)의 하부에는 통상보론을 이온타입하여 형성한 상기 캐패시터의 제 1 전극이 되는 영역(14)로 형성되고 모오스 트랜지스터의 영역은 엔모오스 트랜지스터를 사용한 경우 비소를 이온 타입하의 형성한 소오스 영역(30)과 드레인영역(32)과, 상기 트랜지스터에 게이트가 됨과 동시에 워드라인에 되게 형성한 제 2 폴리실리콘층(20)으로 구성된다.

한편 실리콘기판(10)은 p형 실리콘이며 두꺼운 산화막으로 형성된 산화막층(12)은 인접셀과의 분리를 위한 필드 산화막이고 상기 필드산화막 하부의 고농도 p^-층(8)은 채널스토퍼로 작용하는 P^-확산층이다.

또한 (34)는 절연층이고 상기 트랜지스터 영역의 드레인 층(32)은 윈도우를 통해 금속 폴리실리콘으로 형성된 비트라인(22)에 접속이 된다.

제 3 도는 종래의 디램메모리셀에 α입자가 침투하면서 발생된 전자-호울쌍을 나타낸 도면이다.

지금 워드라인이되는 제 2 폴리실리콘층(120)을 통해 X어드레스가 지정되고 비트라인(22)을 통해 Y어드레스 지정이 되어 모오스 트랜지스터가 도통을 함으로써 스토리지 캐패시터 영역에 논리 "1"이 라이트되어 있다고 가정한다.

이때 α입자가 제 3 도의 화살표와 같이 침투하였다 가정하면 전술한 바와같이 트레일에는 전자호울쌍이 발생하게 된다. 이때 발생된 공핍층(24)으로 표류하게 되며 제 1 전극이 되는 영역(14)로 이동되어 이 영역(14)에 수직이 되게된다.

따라서 캐패시터 영역에 기억된 논리 "1"은 상기 전자들의 수집에 의해 논리 "0"으로 바뀌게되어 소프트에러가 발생하게 된다.

이와같은 현상은 비트라인(22)에도 나타나는데 α입자의 침투에 의해 발생된 전자들은 공핍층(23)으로 표류하여 비트라인(22)를 따라 센스앰프(도시하지 않았음)로 전달되어 데이타 에러를 발생하게도 된다.

상기와 같은 문제점을 감안하여 본 발명이 해결하는 실시예는 하기와 같다.

제 4 도는 본 발명에 따른 α입자의 침투에 의한 소프트에러를 방지할 수 있는 디램의 셀구조를 나타낸 단면도이다.

도면중 반도체기판(50)은 고농도의 p형 실리콘기판이며 이 기판표면에 공지의 방법에 의해 고농도 Nn^-의 매몰층(54)(56)을 형성하고 이 기판(50)과 매몰층(54)(56)의 상부 농도 3×10¹⁶/cm정도의 P형 실리콘에피층(58)을 약 5-6u정도 성장을 한다.

그후 매몰층(54)의 상부에는 에피층(58)을 개재하여 스토리지 캐패시터 영역이되는 고농도 P^-의 반도체영역(82)을 상기 캐패시터의 전극층이되는 고농도 n^-의 반도체영역(80)과 접하여 하부에 형성하며 상기 반도체영역(80)은 상기 캐패시터의 유전체층이 되는 얇은 산화막층(72)와 실리콘게이트 모오스트랜지스터의 소오스영역이 되며 상기 반도체 영역(80)과 동일 도전형의 n^-영역인 소오스영역(74)과 접하여 반도체 표면을 따라 신장되어 형성되고 상기 반도체영역(80)의 상부에는 산화막층(72)를 통해서 상기 스토리지 캐패시터의 전극이되는 제 1 폴리실리콘층(70)이 형성된다.

또한 매몰층(56)의 상부에는 에피층(58)을 개재하여 고농도 P^-반도체영역(84)가 상기 모오스 트랜지스터의 드레인이 되는 n^-의 드레인영역(78)의 하부에 접하고 형성되고 상기 드레인영역(78)에는 개구(76)을 통해 전극이 형성되어 비트라인을 형성하게 된다.

또한 상기 매몰층(54)와 (56)사이의 에피층(58)상부의 반도체 표면에는 상기 모오스 트랜지스터의 소오스영역(74)과 게이트산화막(90)상의 게이트전극이 되며 워드라인이 되는 제 2 폴리실리콘층(62)이 형성된다.

또한 상기와 같은 1트랜지스터셀은 필드산화막층(60)에 의해 둘러쌓여있고 상기 산화막층(60)의 하부에는 고농도의 P^-채널스토퍼층(66)이 형성되어 있다.

또한 상기 산화막층(60)의 소정부분으로부터 외측에는 n형 웰(52)이 형성되어 있다.

또한(92)는 PSG(Phosphosilicate Glass)층으로써 절연층이 된다.

전술한 디램의 1트랜지스터 셀은 이미공지의 사실이며 그 제조방법도 또한 이 분야의 통상의 지식을 가진 자는 용이하게 알수 있는 사항임을 유의하여야 한다.

제 5 도는 제 4 도의 1트랜지스터러셀에 α입자가 침투하였을 경우 발생되는 전자 호울쌍들의 이동상태도를 나타낸 도면으로써 참조번호는 제 4 도에 나타낸 참조번호와 동일하다.

제 5 도에 나타낸 바와같이 α그 입자가 화살표 발향으로 침투하면 트레일에서 전자호울쌍이 발생된다. 이 발생된 전자호울쌍은 이동하면서 재결합 확산 또는 표류함은 전술한 바와 같다.

또한 산화막층에서 발생된 전자-호울쌍은 수집되지 않고 재결합된다.

또한 제 6 도의 에피층(58)에서 발생된 전자들은 n^-몰입층으로 수집이 되게된다.

제 6 도는 제 4 도의 절선 A-A¹에서의 에너지 밴드도로써 E_C전도대(Conduction band)의 에너지준위이며 E_F는 페르미준위이고 E_V는 가전자대(balanced band)의 에너지준위이다.

제 6 도는 전위장벽에서도 알수 있는 바와 같이 P^-반도체영역(82)의 전위 장벽(1)이 높기때문에 제 6 도와 같이 에피층 에서 발생된 전자호울쌍이 발생된다 하드라도 P^-반도체영역(82)의 전위장벽(1)을 넘기전에 n^-매몰층(54)에 수집됨을 알수 있다.

그러므로 상기 전위장벽(1)을 넘어 스토리지 캐패시터의 제 1 전극이 되는 n^-반도체영역(80)로 수집되는 전자의 수는 극히적게 된다.

따라서 α입자의 침투에 의해 발생되는 전자-호울쌍은 전위장벽이 낮은 n^-매몰충(54)로 대부분 수집이되게 되므로 스토리지 캐패시터에 기억된 데이터에 영향을 줄정도의 전자의 이동이 일어나지 않게 된다.

또한 마찬가지로 비트라인(76)의 하부에도 n^-매몰층(56)이 형성되어 있으므로 전술한 바와같이 이 비드라인(76)근처에 침투한 α입자에 의해 발생되는 전자-호울쌍들 또한 상기 n^-매몰층으로 대부분이 수집되므로 α입자의 침투에 의한 소프트 에러의 발생이 없게된다.

전술한 바와같이 본 발명은 n^-매몰층(54)(56)을 디램셀의 하부에 설치함으로써 α입자의 침투에 의해 발생되는 소프트에러의 발생을 없앨수 있는 잇점을 갖게된다.

Claims (1)

1. 제 1 도전형의 반도체기판과 반대의 도형을 갖고 반도체표면에 형성된 고농도의 제 2 도전형의 제 1 전극반도체영역(80)과, 상기 반도체영역(80)의 상부에 유전체층(72)을 가지며 상기 유전체층(68)의 상부에는 제 2 전극이되는 제1 폴리실리콘층(70)을 가지며 상기 제 1 전극 반도체영역(80)의 하부에 고농도의 제 1 도전형의 반도체영역(82)으로 이루어지는 캐패시터 영역과, 상기 반도체영역(80)과 동일도전형으로 접속되어 있는 소오스영역(74)과 드레인영역(74)과 이격된 사이 소오스영역(74)과 드레인영역(74) 사이의 반도체표면상에 게이트절연층(90) 및 워드라인이되는 게이트전극층(62)을 구비하는 트랜지스터 영역 및 상기 캐패시터영역과 트랜지스터 영역을 둘러쌓는 필드산화막층(60)과 상기 필드산화막층(60)의 외측에 형성된 웰(52)을 구비하는 반도체 메모리셀에 있어서, 제 1 도전형의 고농도 반도체기판(50)과, 이 반도체기판(50)상에 형성되는 제 1 도전형의 상기 반도체기판(50)의 농도 보다 낮은 농도를 갖는 에피층(58)과, 상기 반도체기판(50)과 에피층(58)계면에 형성되고 상기 캐패시터영역과 드레인영역(78)하부에 있는 고농도의 제 2 도전형의 매몰층(54)(56)을 구비함을 특징으로 하는 반도체 메모리장치.

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