JP2519509B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2519509B2 JP2519509B2 JP63165611A JP16561188A JP2519509B2 JP 2519509 B2 JP2519509 B2 JP 2519509B2 JP 63165611 A JP63165611 A JP 63165611A JP 16561188 A JP16561188 A JP 16561188A JP 2519509 B2 JP2519509 B2 JP 2519509B2
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- semiconductor memory
- memory device
- silicon substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Mechanical Treatment Of Semiconductor (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置のソフト・エラー改善に
関するものである。
関するものである。
第２図は従来の半導体記憶装置を示す断面図である。
図において、（２）はP+基板（７）上に形成されたP-エ
ピタキシヤル層、（３）は素子分離用絶縁膜、（４）は
n+領域、（５）はキヤパシタ誘電体膜、（６）は電極で
あるポリシリコンである。また（11）は入射のα線、
（12）はセルプレート電圧Vcp印加による空乏層、（1
3）はα線（11）入射に伴つて形成されるフアネリン
グ、（Q1）はトランスフアゲートトランジスタを示して
いる。第３図はα線（11）励起による電子の収集効率の
測定例を示す図である。（引用文献:C.M.Hseih他：“Dy
namics of Charge Collection from Alpha−Particle T
racks in Integrated Circuits"、Proceedings of Inte
rnftional Reliability Physiscs Symp、1981、p38） 次に動作について説明する。
図において、（２）はP+基板（７）上に形成されたP-エ
ピタキシヤル層、（３）は素子分離用絶縁膜、（４）は
n+領域、（５）はキヤパシタ誘電体膜、（６）は電極で
あるポリシリコンである。また（11）は入射のα線、
（12）はセルプレート電圧Vcp印加による空乏層、（1
3）はα線（11）入射に伴つて形成されるフアネリン
グ、（Q1）はトランスフアゲートトランジスタを示して
いる。第３図はα線（11）励起による電子の収集効率の
測定例を示す図である。（引用文献:C.M.Hseih他：“Dy
namics of Charge Collection from Alpha−Particle T
racks in Integrated Circuits"、Proceedings of Inte
rnftional Reliability Physiscs Symp、1981、p38） 次に動作について説明する。
まずα線（11）が半導体記憶素子のセルキヤパシタ部
分に第２図の如く入射したとすると、次のようにしてソ
フトエラーが発生する。トランスフア、ゲート・トラン
ジスタ（Q1）によつて書き込まれたデータが“H"のとき
には、α線（11）の入射によつて発生した電子−正孔対
のうち電子がn+領域（４）に集められ、これによる電荷
量が臨界電荷量Qcを超えるとデータが反転して“L"とし
て読み出される。逆に書き込まれたデータがもともと
“L"の場合にはソフトエラーは発生しない。次にソフト
・エラーに関与する電子は第３図に示すようにフアネリ
ング（13）も含めた空乏層（12）中で発生したものと、
それ以外（5MeVのエネルギーのα線（11）は約25μｍシ
リコン中に侵入する）の領域で発生したものに分けられ
る。前者はドリフトによつて、また後者は拡散によつて
キヤパシタ誘電体膜（５）下部のn+領域（４）に集めら
れてゆく。この両者の比率は第３図に示すようにVcp＝5
Vの点では、ドリフト成分が約33％、拡散成分が約39％
と、拡散成分の方が多くなつている。
分に第２図の如く入射したとすると、次のようにしてソ
フトエラーが発生する。トランスフア、ゲート・トラン
ジスタ（Q1）によつて書き込まれたデータが“H"のとき
には、α線（11）の入射によつて発生した電子−正孔対
のうち電子がn+領域（４）に集められ、これによる電荷
量が臨界電荷量Qcを超えるとデータが反転して“L"とし
て読み出される。逆に書き込まれたデータがもともと
“L"の場合にはソフトエラーは発生しない。次にソフト
・エラーに関与する電子は第３図に示すようにフアネリ
ング（13）も含めた空乏層（12）中で発生したものと、
それ以外（5MeVのエネルギーのα線（11）は約25μｍシ
リコン中に侵入する）の領域で発生したものに分けられ
る。前者はドリフトによつて、また後者は拡散によつて
キヤパシタ誘電体膜（５）下部のn+領域（４）に集めら
れてゆく。この両者の比率は第３図に示すようにVcp＝5
Vの点では、ドリフト成分が約33％、拡散成分が約39％
と、拡散成分の方が多くなつている。
したがつてここではこの拡散成分を抑える方法につい
て説明する。第２図はその一例である。入射のα線（1
1）がフアネリング（13）長を越えた領域の大部分はp+
基板（７）であり、p+基板（７）中で発生した電子のn+
領域（４）への拡散はかなり抑えられる。なぜなら高濃
度基板中でのキヤリアのライフタイムは短かいからであ
る。p-エピタキシヤル層（２）中に残つている拡散成分
は当然ソフト・エラーに関与することになるので、p-エ
ピタキシヤル層（２）の厚みは慎重に選ばれねばならな
い。
て説明する。第２図はその一例である。入射のα線（1
1）がフアネリング（13）長を越えた領域の大部分はp+
基板（７）であり、p+基板（７）中で発生した電子のn+
領域（４）への拡散はかなり抑えられる。なぜなら高濃
度基板中でのキヤリアのライフタイムは短かいからであ
る。p-エピタキシヤル層（２）中に残つている拡散成分
は当然ソフト・エラーに関与することになるので、p-エ
ピタキシヤル層（２）の厚みは慎重に選ばれねばならな
い。
従来の半導体記憶装置は以上のように構成されている
ので、耐ソフト・エラー性を高めるためにp-エピタキシ
ヤル層を充分に薄くするとp+基板からの不純物の拡散
（浮き上り）によつて特性値が不安定になり、更にエピ
タキシヤル成長させるという余分の工程が必要となりコ
スト高にもなるという問題点があつて、これらの対策が
課題であつた。
ので、耐ソフト・エラー性を高めるためにp-エピタキシ
ヤル層を充分に薄くするとp+基板からの不純物の拡散
（浮き上り）によつて特性値が不安定になり、更にエピ
タキシヤル成長させるという余分の工程が必要となりコ
スト高にもなるという問題点があつて、これらの対策が
課題であつた。
この発明は上記のような問題点を解決するためになさ
れたもので、大きなコストアップにならず、より高いソ
フト・エラー耐性を有する半導体記憶装置を得ることを
目的とする。
れたもので、大きなコストアップにならず、より高いソ
フト・エラー耐性を有する半導体記憶装置を得ることを
目的とする。
［課題を解決するための手段］ この発明における半導体記憶装置は、主表面を有する
シリコン基板と、記憶素子とを備えている。記憶素子
は、シリコン基板の主表面に接触して形成されている。
また、シリコン基板の厚みは、α線のシリコン中での飛
程よりも小さい厚みを有するように形成されている。
シリコン基板と、記憶素子とを備えている。記憶素子
は、シリコン基板の主表面に接触して形成されている。
また、シリコン基板の厚みは、α線のシリコン中での飛
程よりも小さい厚みを有するように形成されている。
この発明におけるシリコン基板の薄膜化は、ソフトエ
ラーのうち半分以上の寄与があると考えられるフアネリ
ング長より深い領域からの拡散成分の発生源を完全にな
くしている。
ラーのうち半分以上の寄与があると考えられるフアネリ
ング長より深い領域からの拡散成分の発生源を完全にな
くしている。
以下、この発明の一実施例を図について説明する。第
１図は半導体記憶装置を示す断面図である。図におい
て、（１）はＰ型シリコン基板、（３）は素子分離用絶
縁膜、（４）はn+領域、（５）はキヤパシタ誘電体膜、
（６）は電極のポリシリコン、（11）は入射のα線、
（12）はセルプレート電圧Vcp印加による空乏層、（1
3）はα線（11）の入射に伴つて発生するフアネリン
グ、（Q1）はトランスフアゲートトランジスタを示して
いる。
１図は半導体記憶装置を示す断面図である。図におい
て、（１）はＰ型シリコン基板、（３）は素子分離用絶
縁膜、（４）はn+領域、（５）はキヤパシタ誘電体膜、
（６）は電極のポリシリコン、（11）は入射のα線、
（12）はセルプレート電圧Vcp印加による空乏層、（1
3）はα線（11）の入射に伴つて発生するフアネリン
グ、（Q1）はトランスフアゲートトランジスタを示して
いる。
次に動作について説明する。
この発明ではｐ型シリコン基板（１）そのものをα線
（11）入射に伴うフアネリング（13）長以下の厚さにし
てしまつているので、本質的にソフト・エラーのうちの
拡散成分は完全にゼロとなる。また従来のようにp+基板
（７）からの不純物の拡散という問題も全く起こらな
い。
（11）入射に伴うフアネリング（13）長以下の厚さにし
てしまつているので、本質的にソフト・エラーのうちの
拡散成分は完全にゼロとなる。また従来のようにp+基板
（７）からの不純物の拡散という問題も全く起こらな
い。
ここでフアネリング（13）長は電子と正孔の移動度を
それぞれμｎ、μｐとすると次のように計算される。
それぞれμｎ、μｐとすると次のように計算される。
フアネリング長＝（１＋μn/μｐ）Ｗ ここでＷは第１図に示すように空乏層（12）の深さを
あらわし として求められる。NAは基板の不純物濃度である。今、
NA＝１×1015cm-3とするとVcp＝5VにおいてＷ＝2.5μｍ
と求まり、フアネリング（13）長としては約10μｍと計
算される。
あらわし として求められる。NAは基板の不純物濃度である。今、
NA＝１×1015cm-3とするとVcp＝5VにおいてＷ＝2.5μｍ
と求まり、フアネリング（13）長としては約10μｍと計
算される。
従つてこの例の場合はｐ型シリコン基板（１）の厚み
を10μｍ程度とするとソフト・エラーのうちの拡散成分
は完全になくすとことができるわけであり、耐ソフト・
エラー性が高まる。当然、ｐ型シリコン基板（１）の厚
みは基板濃度によつて変わる。
を10μｍ程度とするとソフト・エラーのうちの拡散成分
は完全になくすとことができるわけであり、耐ソフト・
エラー性が高まる。当然、ｐ型シリコン基板（１）の厚
みは基板濃度によつて変わる。
なお、上記実施例では、完全に拡散成分をなくする場
合を示したが、基本的にはα線の侵入深さ以下の厚みに
までｐ型シリコン基板を薄くすることによつても相当の
効果が期待される。5MeVのエネルギーを持つα線の場合
には上記侵入深さは約25μｍ程度である。
合を示したが、基本的にはα線の侵入深さ以下の厚みに
までｐ型シリコン基板を薄くすることによつても相当の
効果が期待される。5MeVのエネルギーを持つα線の場合
には上記侵入深さは約25μｍ程度である。
また、上記実施例ではｐ型シリコン基板について説明
したが、ｎ型基板の場合でも、あるいはｐ型、ｎ型ウエ
ル構造の場合でも、上記実施例と同様の効果を奏する。
したが、ｎ型基板の場合でも、あるいはｐ型、ｎ型ウエ
ル構造の場合でも、上記実施例と同様の効果を奏する。
以上のように、この発明によれば、完全にソフト・エ
ラーの拡散成分を除去できるように構成したので、確実
にソフト・エラー耐性が向上し、また工程が簡便である
ため付加的価格上昇の小さい装置が得られる効果があ
る。
ラーの拡散成分を除去できるように構成したので、確実
にソフト・エラー耐性が向上し、また工程が簡便である
ため付加的価格上昇の小さい装置が得られる効果があ
る。
第１図はこの発明の一実施例による半導体記憶装置を示
す断面図、第２図は従来の半導体記憶装置を示す断面
図、第３図はα線励起による電子の収集効率を示す測定
図である。 図において（１）はｐ型シリコン基板、（３）は素子分
離用絶縁膜、（４）はn+領域、（５）はキヤパシタ誘電
体膜、（６）はポリシリコン、（11）はα線、（12）は
空乏層、（13）はフアネリング、（Q1）はトランスフア
ゲートトランジスタである。 なお、図中、同一符号は同一、又は相当部分を示す。
す断面図、第２図は従来の半導体記憶装置を示す断面
図、第３図はα線励起による電子の収集効率を示す測定
図である。 図において（１）はｐ型シリコン基板、（３）は素子分
離用絶縁膜、（４）はn+領域、（５）はキヤパシタ誘電
体膜、（６）はポリシリコン、（11）はα線、（12）は
空乏層、（13）はフアネリング、（Q1）はトランスフア
ゲートトランジスタである。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】主表面を有するシリコン基板と、 前記シリコン基板の主表面に接触して形成される記憶素
子とを備え、 前記シリコン基板の厚みは、α線のシリコン中での飛程
よりも小さい厚みを有する、半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165611A JP2519509B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63165611A JP2519509B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214562A JPH0214562A (ja) | 1990-01-18 |
| JP2519509B2 true JP2519509B2 (ja) | 1996-07-31 |
Family
ID=15815652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63165611A Expired - Fee Related JP2519509B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2519509B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6575222B2 (ja) * | 2015-08-19 | 2019-09-18 | 富士通株式会社 | 方法及び装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5743459A (en) * | 1980-08-28 | 1982-03-11 | Mitsubishi Electric Corp | Semiconductor device |
| JPS5745269A (en) * | 1980-08-29 | 1982-03-15 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
-
1988
- 1988-06-30 JP JP63165611A patent/JP2519509B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214562A (ja) | 1990-01-18 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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