JPS62136068A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62136068A JPS62136068A JP27745585A JP27745585A JPS62136068A JP S62136068 A JPS62136068 A JP S62136068A JP 27745585 A JP27745585 A JP 27745585A JP 27745585 A JP27745585 A JP 27745585A JP S62136068 A JPS62136068 A JP S62136068A
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 13
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、集積される素子として絶縁ゲート型電界効果
トランジスタ （以下ＭＯ３ＦＥＴと記す）とダイオー
ドを含む半導体集積回路（以下ＩＣと記す）に関する。
トランジスタ （以下ＭＯ３ＦＥＴと記す）とダイオー
ドを含む半導体集積回路（以下ＩＣと記す）に関する。
ＭＯＳ Ｆ ＥＴとダイオードを集積したＩＣは第２図
に示すような構造となる。すなわち、ｐ形シリコン基板
８上に積層したｎ形エピタキシャル層７のｐ゛分離層４
により分割された領域の一つにｐ“拡散層からなるソー
ス／ドレイン層１．２を形成し、その間の表面上に図示
しない絶縁層を介して多結晶シリコンゲート電極３を配
置してＭＯ３ＦＥＴＩＩを構成し、他の領域にｐ゛アノ
ード層５ｎ゛カソードＮ６拡散してダイオード１２を構
成する。このようなＩＣにおいて、ＭＯＳＦＥＴのしき
い値を低くして５■程度の電圧で動作させることができ
るようにするためには、エピタキシャルｊｉＴの不純物
濃度を１〜３ Ｘ １０” ／ ｃＪにしなければなら
ない、しかし５Ｉｊ１ａ程度の薄いエピタキシャル層７
をこのような低濃度にすると、１．４程度の深さのアノ
ード７１５とカソード層６の間に印加される電圧が低い
値でパンチスルーが起こり、ダイオード１２を例えばＩ
ＯＶ以上の高耐圧にすることができない、このような問
題を対処するためにエピタキシャルＮ７を厚くすること
も考えられるカベエピタキシ中ル層堆積のための時間が
長くかかり、分離Ｎ４形成のための拡散時間も長（する
ことが必要になるので、ＩＣのコスト高を招く。 別の対策として第３図に示すようにダイオード１２のエ
ピタキシャル層７と基板８の間にｎ°埋込層９を形成し
て、空乏層が延びるのを止める方法がある。しかし、こ
の場合も埋込層９を形成する手数がかかる。
に示すような構造となる。すなわち、ｐ形シリコン基板
８上に積層したｎ形エピタキシャル層７のｐ゛分離層４
により分割された領域の一つにｐ“拡散層からなるソー
ス／ドレイン層１．２を形成し、その間の表面上に図示
しない絶縁層を介して多結晶シリコンゲート電極３を配
置してＭＯ３ＦＥＴＩＩを構成し、他の領域にｐ゛アノ
ード層５ｎ゛カソードＮ６拡散してダイオード１２を構
成する。このようなＩＣにおいて、ＭＯＳＦＥＴのしき
い値を低くして５■程度の電圧で動作させることができ
るようにするためには、エピタキシャルｊｉＴの不純物
濃度を１〜３ Ｘ １０” ／ ｃＪにしなければなら
ない、しかし５Ｉｊ１ａ程度の薄いエピタキシャル層７
をこのような低濃度にすると、１．４程度の深さのアノ
ード７１５とカソード層６の間に印加される電圧が低い
値でパンチスルーが起こり、ダイオード１２を例えばＩ
ＯＶ以上の高耐圧にすることができない、このような問
題を対処するためにエピタキシャルＮ７を厚くすること
も考えられるカベエピタキシ中ル層堆積のための時間が
長くかかり、分離Ｎ４形成のための拡散時間も長（する
ことが必要になるので、ＩＣのコスト高を招く。 別の対策として第３図に示すようにダイオード１２のエ
ピタキシャル層７と基板８の間にｎ°埋込層９を形成し
て、空乏層が延びるのを止める方法がある。しかし、こ
の場合も埋込層９を形成する手数がかかる。
本発明は、上述の問題を解決して低しきい値ＭＯ３ＦＥ
Ｔと貰耐圧ダイオードを同一半導体素体中に組み込んだ
ＩＣを簡単な構造で提供することを目的とする。
Ｔと貰耐圧ダイオードを同一半導体素体中に組み込んだ
ＩＣを簡単な構造で提供することを目的とする。
本発明によれば、−導電形の基板上に積層された他導電
形の層にＭＯＳＦＥＴとダイオードが組み込まれるＩＣ
において、ダイオードが前記他導電形の石に表面より形
成された、それより高不純物濃度の他導電形の領域中に
一導電形の領域を設けてなることにより、その高不純物
濃度の領域により空乏層の基板への到達が防止され、パ
ンチスルー電圧が高くなって上記の目的が達成される。
形の層にＭＯＳＦＥＴとダイオードが組み込まれるＩＣ
において、ダイオードが前記他導電形の石に表面より形
成された、それより高不純物濃度の他導電形の領域中に
一導電形の領域を設けてなることにより、その高不純物
濃度の領域により空乏層の基板への到達が防止され、パ
ンチスルー電圧が高くなって上記の目的が達成される。
第１図は本発明の一実施例を示し、第２図、第３図と共
通の部分には同一の符号が付されている。 図から明らかなようにダイオード１２のｐ゛アノー１層
５エピタキシャル層７の中に直接膜けられないで、ｎ３
層１０の中に設けられる。ｎ”１Ｍ１０はイオン注入、
拡散により表面濃度１０１″−＋ｏ ” ／ Ｃｍ−”
に形成され、１０”／ｃ１３のエピタキシャル層７より
高不純物濃度を有する。ソース／ドレイン層ｌ。 ２と同時に形成されるアノード層５は１０′９〜１０２
０／ｃ〔３の不純物濃度を有する。このｐ゛アノードｌ
１１５ｎ゛カソードＮ６間に逆電圧が印加されたとき、
ｎ０層１０が介在するため空乏層が基板８まで到達する
のを阻止し、低電圧でのバンチスルーを免れる。同様の
構造はｎ形基板を用いて導電形をすべて逆にした場合も
形成できる。 【発明の効果］ 本発明は、低しき。い値ＭＯ３ＦＥＴと共に基板上に積
層された逆導電形の層に組み込まれるダイオードのｐｎ
接合を素体中に設けた高不純物ンｍ度の層の間に形成す
ることにより、空乏層が基板まで延びるのを防いでダイ
オードの高耐圧化を表面からの不純物拡散工程の追加の
みで達成できるので、コスト上昇を小さく抑えることが
でき、得られる効果は極めて大きい。
通の部分には同一の符号が付されている。 図から明らかなようにダイオード１２のｐ゛アノー１層
５エピタキシャル層７の中に直接膜けられないで、ｎ３
層１０の中に設けられる。ｎ”１Ｍ１０はイオン注入、
拡散により表面濃度１０１″−＋ｏ ” ／ Ｃｍ−”
に形成され、１０”／ｃ１３のエピタキシャル層７より
高不純物濃度を有する。ソース／ドレイン層ｌ。 ２と同時に形成されるアノード層５は１０′９〜１０２
０／ｃ〔３の不純物濃度を有する。このｐ゛アノードｌ
１１５ｎ゛カソードＮ６間に逆電圧が印加されたとき、
ｎ０層１０が介在するため空乏層が基板８まで到達する
のを阻止し、低電圧でのバンチスルーを免れる。同様の
構造はｎ形基板を用いて導電形をすべて逆にした場合も
形成できる。 【発明の効果］ 本発明は、低しき。い値ＭＯ３ＦＥＴと共に基板上に積
層された逆導電形の層に組み込まれるダイオードのｐｎ
接合を素体中に設けた高不純物ンｍ度の層の間に形成す
ることにより、空乏層が基板まで延びるのを防いでダイ
オードの高耐圧化を表面からの不純物拡散工程の追加の
みで達成できるので、コスト上昇を小さく抑えることが
でき、得られる効果は極めて大きい。
第１図は本発明の一実施例の要部断面図、第２図、第３
図は従来技術による例をそれぞれ示す要部断面図である
。 ｌ、２；ソース／ドレイン層、３：ゲート電極、５ニア
ノード闇、６：カソード層、７：エピタキシャルＨｒ、
８：基板、１０：高不純物濃度層、１１：ＭＯＳＦＥＴ
、１２；ダイオード。 第１図 ↓ ↓ ↓ ↓
図は従来技術による例をそれぞれ示す要部断面図である
。 ｌ、２；ソース／ドレイン層、３：ゲート電極、５ニア
ノード闇、６：カソード層、７：エピタキシャルＨｒ、
８：基板、１０：高不純物濃度層、１１：ＭＯＳＦＥＴ
、１２；ダイオード。 第１図 ↓ ↓ ↓ ↓
Claims (1)
- １）一導電形の基板上に積層された他導電形の層に絶縁
ゲート型電界効果トランジスタとダイオードが組込まれ
るものにおいて、ダイオードが前記他導電形の層に表面
より形成された高不純物濃度の他導電形の領域中に一導
電形の領域を設けてなることを特徴とする半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27745585A JPS62136068A (ja) | 1985-12-10 | 1985-12-10 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27745585A JPS62136068A (ja) | 1985-12-10 | 1985-12-10 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62136068A true JPS62136068A (ja) | 1987-06-19 |
Family
ID=17583820
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27745585A Pending JPS62136068A (ja) | 1985-12-10 | 1985-12-10 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62136068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04317218A (ja) * | 1991-04-17 | 1992-11-09 | Mels Corp | スイッチング回路 |
-
1985
- 1985-12-10 JP JP27745585A patent/JPS62136068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04317218A (ja) * | 1991-04-17 | 1992-11-09 | Mels Corp | スイッチング回路 |
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