JP2004128446A - 薄膜メモリ、アレイとその動作方法および製造方法 - Google Patents

薄膜メモリ、アレイとその動作方法および製造方法 Download PDF

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Abstract

【課題】完全空乏形のＳＯＩなどの半導体薄膜に形成され、従来形の大きな記憶用キャパシタを必要としない、低電圧で動作するメモリセル、アレイを提供する。
【解決手段】対向して離間した第１の導電形の第１、第２の半導体領域に挟まれた半導体薄膜の延在部分に接した逆導電形の第３の半導体領域を設け、第３の半導体領域から逆導電形のキャリアを該半導体薄膜部分へ供給して蓄積し、第１、第２半導体領域間の半導体薄膜に絶縁膜を介して第１の導電ゲート電圧で誘起される第１伝導形チャネルのゲート閾値電圧を変化させる。
【選択図】　　図１

Description

【０００１】
【発明の属する技術分野】
半導体メモリおよびその集積回路、特にＳＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）、ＳＯＮ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｏｎ　Ｎｏｔｈｉｎｇ）等の薄膜半導体をチャネル形成領域として有する技術分野。前記半導体薄膜は絶縁基板の上に形成されている場合（ＳＯＩ）、中空状態でその両端を基板で保持されている場合（ＳＯＮ）、基板に一端が接続されている突起状の形状を有する場合等がある。
【０００２】
【従来の技術】
部分空乏形ＳＯＩＭＯＳトランジスタ構造に２つの相補形トランジスタを組み込んで、キャパシタを用いないダイナミックメモリを作る提案はＨ．Ｊ．Ｗａｎｎ等によって１９９３年にされている（例えば、非特許文献１参照。）。
最近、部分空乏形ＳＯＩＭＯＳトランジスタのドレイン高電界領域で発生する雪崩降服等キャリア増倍現象を用いてキャリアを発生させ、そのキャリアにより中性のボディを荷電して、トランジスタのドレイン・ソース間を流れる電流の変化を読み出すメモリが提案されている（例えば、非特許文献１参照。）。
【０００３】
なお、部分空乏ＳＯＩとは、空乏層が半導体薄膜の厚さ方向に部分的にしか広がらない、中性領域を有するＳＯＩを呼び、ＰＤ（Ｐａｒｔｉａｌｌｙ　Ｄｅｐｌｅｔｅｄ）ＳＯＩと略記する。また、ボディはチャネルが形成される上記半導体薄膜を簡略化した呼び名である。
【０００４】
【非特許文献１　】
Ｈ．Ｊ．Ｗａｎｎ、Ｃ．Ｈｕ著、「Ａ　ｃａｐａｃｉｔｏｒ−ｌｅｓｓ　ＤＲＡＭ　ｃｅｌｌ　ｏｎ　ＳＯＩ　ｓｕｂｓｔｒａｔｅ」（ＳＯＩ基板へ形成したキャパシタを用いないダイナミックメモリセル）、１９９３　ＩＥＤＭ　（Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｍｅｅｔｉｎｇ）　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ（１９９３年国際電子装置会議予稿集）、ｐｐ．６３５−６３８参照）。
【非特許文献２　】
Ｓ．Ｏｋｈｏｎｉｎ、他、著、「Ａ　Ｃａｐａｃｉｔｏｒ−ｌｅｓｓ　１Ｔ−ＤＲＡＭ　Ｃｅｌｌ」（キャパシタを用いない１トランジスタダイナミックメモリ）、ＩＥＥＥ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅｒｓ、Ｖｏｌｕｍｅ　２３、Ｎｕｍｂｅｒ　２（アメリカ電気・電子学会、電子装置レター誌、２３巻、２号）、ｐｐ．８５−８７、Ｆｅｂ．、２００２）。
【０００５】
【発明が解決しようとする課題】
一方、低消費電力用途ないしはＳＯＩＭＯＳトランジスタの微細化が進むとＳＯＩは完全空乏形（ＦＤ）が使われるようになり、ＦＤＳＯＩに適用できるＳＯＩメモリセルが必要となる。ここで、ＦＤ（Ｆｕｌｌｙ　Ｄｅｐｌｅｔｅｄ）ＳＯＩとは空乏層が半導体薄膜の厚み方向全体に広がるほどの厚みと不純物濃度を有するＳＯＩをさす。
【０００６】
一方、ドレイン高電界部分でのキャリア増倍を利用する方法は、書き込むセルのドレインを高電圧に駆動するビット線に接続された非選択セルにも弱いキャリア増倍が生じて、いわゆる書き込みディスターブ（ｗｒｉｔｅ　ｄｉｓｔｕｒｂ）と呼ばれる弱い誤書き込みが生じるため、１ビット線あたり多数のセルが接続される大きなアレイを組む事が難しい。
【０００７】
本発明はＦＤＳＯＩにも適用出来るキャパシタを用いないＳＯＩ等半導体薄膜メモリセルとそのアレイを提供する。さらに本発明では、ドレイン高電界部分でのキャリア増倍を用いない書き込みないし消去方法のＳＯＩ等半導体薄膜メモリセルとそのアレイおよびそれらの動作方法、製造方法を提供する。
【０００８】
【課題を解決する為の手段】
本発明では上記課題を解決する為に、（１）ボディへ、（２）ドレイン高電界部分でのキャリア増倍を用いることなく、ドレイン、ソース以外の第３の半導体領域からキャリアを供給する方法をとる。
【０００９】
【発明の実施の形態】
この為に本発明では、図１に１断面例、図２（ａ）に平面の１例、図２（ｂ）に図２（ａ）のＸ−Ｘ’線に沿った断面を示すように、
第１の主面１０１と該第１の主面に対向する第２の主面１０２を有する半導体薄膜１００と、該半導体薄膜第１主面上に設けられた第１のゲート絶縁膜２１０と、該第１のゲート絶縁膜上に設けられた第１の導電ゲート３１０と、該第１の導電ゲートを挟んで離間され該第１の導電ゲートから絶縁され前記半導体薄膜１００と接して設けられた互いに対向して離間する第１の導電形の第１の半導体領域１１０と第２の半導体領域１２０と、前記半導体薄膜と接して設けられ逆導電形の第３の半導体領域１３０とを有している。
【００１０】
さらに、前記半導体薄膜１００は第１の導電ゲート下の第１および第２の半導体領域の間で前記第１の主面１０１と前記第２の主面１０２間のキャリアが空乏する第１の導電ゲート電位が存在する膜厚と不純物濃度の組み合わせを有している。
【００１１】
前記第１の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分１０３と前記逆導電形の第３の半導体領域の間に前記半導体薄膜は延在しており、該半導体薄膜の該延在部分１０４上に、更に第２のゲート絶縁膜３２０とその上に設けられた第２の導電ゲート３２０とを設けたメモリセルを提供する。
【００１２】
なお、図２において、４２１は必要に応じて設けられる第１の導電ゲートと第２の導電ゲートとを絶縁する絶縁膜、４００はいわゆるフィールド絶縁膜、
４１３、４３１はそれぞれ第３の半導体領域上の絶縁膜、第１の導電ゲート上の絶縁膜、１１３、１２３、１３３、３１３、３２３は必要に応じて設けられる第１、第２、第３の半導体領域へのコンタクト、第１、第２導電ゲートへのコンタクトである。また、図１は図２（ａ）のＹ−Ｙ’　線に沿った断面でもある。なお前記コンタクトは必ずしも１セル毎に設ける必要は無い。特に導電ゲートへのコンタクトは、導電ゲートがワード線の１部分を構成することが多いので、多数のセルに１個の割合で必要になるのみである。
【００１３】
前記第１の半導体領域１１０と前記第２の半導体領域１２０とで挟まれる前記半導体薄膜部分１０３では第１の導電ゲートのゲート閾値電圧を越える電位によって第１の導電形のチャネルが誘起される。本発明ではこの半導体薄膜部分１０３を第１のチャネル形成半導体薄膜部分と呼ぶ。
【００１４】
前記半導体薄膜の延在部分１０４では第２の導電ゲートと第３の半導体領域の電位関係により、逆導電形のキャリアが誘起されるないしは逆導電形のキャリア通路が形成される。本発明ではこれを第２のチャネル形成半導体薄膜部分と呼ぶ。この延在部分には逆導電形キャリア通路の第２の導電ゲートからみたゲート閾値電圧調整の為に、１０４と導電形の異なるまたは不純物濃度の異なる部分１０５が形成されることもある。なお本発明では前記「ゲート閾値電圧を越える電位」とはｎチャネルであればゲート閾値電圧より正方向に大きく、ｐチャネルであればゲート閾値電圧より負方向に絶対値が大きい事を意味する。
【００１５】
本発明では前記第１の主面前記第２の主面間の距離を前記半導体薄膜の厚さと呼ぶ。
【００１６】
前記第２の導電ゲートと前記第３の半導体領域との電位関係の第１の組み合わせにより、前記第３の半導体領域から前記第２のチャネル形成半導体薄膜部分を通して第１のチャネル形成半導体薄膜部分へ逆導電形のキャリア２を注入して、前記第１のチャネル形成半導体薄膜部分のＯＬＥ＿ＬＩＮＫ２前記ＯＬＥ＿ＬＩＮＫ１第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第１の値ＯＬＥ＿ＬＩＮＫ２Ｖｔｈ１１に変化ＯＬＥ＿ＬＩＮＫ１させる。本発明ではこの動作を「書き込み」と呼ぶ。
【００１７】
前記電位関係の第１の組み合わせは、前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧Ｖｔｈ２ｒを越えた値とする。
【００１８】
上記第１のチャネル形成半導体薄膜部分に逆導電形のキャリアが注入された状態では第１の導電形のチャネルを誘起する為に必要な第１の導電ゲートに必要なゲート電圧は、前記注入された逆導電形キャリア数または電荷に対応するゲート電圧分だけ少なくて済む。即ち、等価的にゲート閾値電圧がデプレッション側にシフトしたことになる。ゲート閾値電圧がエンハンスメント形の範囲で変化する時は、ゲート閾値電圧の絶対値が減少したことになる。
【００１９】
上記第１の電位の組み合わせは、複数のレベルを設定することが出来る。例えば、前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧Ｖｔｈ２ｒを充分越えた値とし、同一ゲート電位に対して第３の半導体領域の電位を複数レベルに設定する。この結果、前記第１の導電ゲートから見た第１の導電形のチャネルの第１のゲート閾値電圧値は複数のレベル（ｍｕｌｔｉｌｅｖｅｌ）Ｖｔｈ１１、Ｖｔｈ１２、Ｖｔｈ１３，…として書き込むことが出来る。即ち、１セル内に複数のビット情報を記憶させることも出来る。
【００２０】
第１のチャネル形成半導体薄膜部分へ注入された前記逆導電形のキャリア２は第１の導電形キャリアとの再結合、自己電界による当該第１のチャネル形成半導体薄膜部分からの流出により、徐々に消滅するので、情報の保持のためには消滅する前に前記逆導電形キャリアの第１のチャネル形成半導体薄膜部分での蓄積量を読み出し、それに基づいた再書き込みが必要となる。これを「リフレッシュ」と呼ぶ。
【００２１】
前記第２の導電ゲートと前記第３の半導体領域との電位関係の第２の組み合わせにより、第１のチャネル形成半導体薄膜部分から前記第３の半導体領域へ逆導電形のキャリア２を引き出して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第２の値Ｖｔｈ１０に変化させる。本発明ではこの動作を「消去」と呼ぶ。
【００２２】
前記電位関係の第２の組み合わせは前記第２の導電ゲートの電位から第１のチャネル形成半導体薄膜部分へ注入された逆導電形のキャリアの電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の逆導電形チャネルのゲート閾値電圧Ｖｔｈ２ｒを越えた値とする。
【００２３】
なお、第１あるいは第２の半導体領域へ逆導電形のキャリアを引き付ける方向の電位（例えば正孔に対しては負方向へ０．６Ｖ以上）を与える事で、消去動作を行う事も出来る。この場合、第１の導電形のキャリアも第１のチャネル形成半導体薄膜部分へ供給されるので、再結合により逆導電形のキャリアの消滅が促進される。この消去動作では共通線ないしはビット線に第２の半導体領域ないしは第１の半導体領域が接続されている全セルが消去される。
【００２４】
本発明のメモリセルが前記第１のチャネル形成半導体薄膜部分に逆導電形のキャリアを蓄積しているか否かまたはその量の大小により、該メモリセルの記憶情報を判定する。この為には、前記第１の導電ゲートの第２の半導体領域に対する電圧を第１のゲート閾値電圧と第２のゲート閾値電圧のうちすくなくとも１つを越える規定の値に設定して、第１の半導体領域と第２の半導体領域間に流れる電流の大小（「小」はゼロも含む）を検出して記憶情報を判断する。例えば、前記第１の導電ゲートの第２の半導体領域に対する電圧を前記第１のゲート閾値電圧と第２のゲート閾値電圧の間に設定して、第１の半導体領域と第２の半導体領域間に電流が流れるか流れないかを検出して前記記憶情報を判断する。
【００２５】
第１のゲート閾値電圧が複数レベルに書き込まれている場合は各レベル間にも第１の導電ゲートの電圧を設定して識別する。または、第１の導電ゲートの第２の半導体領域に対する電圧を前記第１のゲート閾値電圧と第２のゲート閾値電圧のいずれも越える電圧として、第１の半導体領域と第２の半導体領域間に流れる電流の大小で記憶情報を判断する。
【００２６】
電流の検出には、参照電流と比較回路で比較検出する場合、ビット線などのキャパシタンスを充電または放電する時定数で検出する場合など公知の手段をとる事が出来る。この動作を「読み出し」と呼ぶ。
【００２７】
この読み出し動作で、第１のチャネル形成半導体薄膜部分のエネルギーバンドの価電子帯または伝導帯の電位は逆導電形キャリアを排除する方向へ動く。また第１の導電形のキャリアが多量に第１のチャネル形成半導体薄膜部分に供給されるので、第１のチャネル形成半導体薄膜部分に蓄積されている逆導電形のキャリアとの再結合が加速され、情報が失われる場合がある。この場合は上記リフレッシュ動作を読み出し直後に行わなければならない。
【００２８】
なお、図１では半導体薄膜１００は絶縁層２０を表面に設けた基板１０に支持されている。通常基板１０はシリコン、絶縁層２０はシリコン酸化膜が多い。この表面に絶縁層を設けた支持基板は絶縁基板と呼ばれている。支持基板は石英基板のような全部が絶縁材料でできている絶縁基板も可能となっている。また半導体薄膜の少なくとも一端、または第１の半導体領域ないしは第２の半導体領域ないしは第３の半導体領域の１端が基板に支持された構造でも実施可能である。
【００２９】
本発明では書き込み、消去、読み出し時の第１の導電ゲート、第２の導電ゲートの電圧を注意深く選択することにより、各動作モードで同一の電圧とすることも可能であり、この時は図３に例示するように第１および第２の導電ゲートを連続させる、または共有することが出来る。さらにゲート絶縁膜も同一の材料、厚さとする事が出来る。これにより、製造工程数、セル占有面積の減少を図ることができる。この場合は本発明の書き込みおよび消去動作において、「第２の導電ゲート」を「第１の導電ゲート」と読み変えることで書き込みおよび消去動作が実現可能である。
【００３０】
本発明では書き込み時に前記第１のゲート閾値電圧値と第２のゲート閾値電圧とに書き分けることも可能である。例えば、前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧Ｖｔｈ２ｒを越えた値とするが、第２の半導体領域の電位に対して第３の半導体領域の電位を順方向へバイアスする場合を第１のゲート閾値電圧書き込みとする。一方、同一の第２のゲート電圧に対して第３の半導体領域の電位をゼロバイアスまたは逆方向へバイアスする場合を第２のゲート閾値電圧書き込み（消去と同じ）とすることが出来る。
【００３１】
本発明を有効に実施するメモリセルの他の実施形態として、図４に示す様に、
第１の主面１０１と該第１の主面に対向する第２の主面１０２を有する半導体薄膜１０３＋１０４と、該半導体薄膜第１主面上に設けられた第１のゲート絶縁膜２１０と、該第１ゲート絶縁膜上に設けられた第１の導電ゲート３１０と、該第１の導電ゲートを挟んで離間され該第１の導電ゲートから絶縁され前記半導体薄膜と接して設けられた互いに対向して離間する第１の導電形の第１の半導体領域１１０と第２の半導体領域１２０と、前記半導体薄膜と接して設けられた逆導電形の第３の半導体領域１３０と、前記第１の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分（第１のチャネル形成半導体薄膜部分）１０３の前記第２の主面に更に設けられた第３のゲート絶縁膜２３０と該ゲート絶縁膜に接して設けられた第３の導電ゲート３３０とから少なくとも構成されたことを特徴とするメモリセルが好都合である。なお、半導体薄膜部分１０４は本発明では第２のチャネル形成半導体薄膜部分とも呼ぶ。
【００３２】
第３の導電ゲートからみた第１のチャネル形成半導体薄膜部分の逆導電形キャリア誘起に対するゲート閾値電圧Ｖｔｈ３ｒを越える電位を該第３の導電ゲートへ与えておけば、逆導電形キャリアは第１のチャネル形成半導体薄膜部分で安定に蓄積される。しかし、消去動作後に、熱励起、キャリアの通常電界におけるわずかな増倍、等により逆導電形キャリアが第１のチャネル形成半導体薄膜部分に徐々に発生して蓄積するので、これを取り去る為のリフレッシュ動作はこの場合も必要となる。
【００３３】
図４（ａ）は前記実施例の薄膜メモリセルの平面図、図４（ｂ）は平面図（ａ）の鎖線Ｘ−Ｘ’　に沿った断面図。図において１０は支持基板、２０は支持基板１０表面の絶縁膜、１０３、１０４は半導体薄膜１００の一部でそれぞれ第１、第２のチャネル形成半導体薄膜部分、２１０、２２０は該部分上に設けられたゲート絶縁膜で図では連続して設けられている。３１０は第１の導電ゲートでこれも第２の導電ゲートと連続して設けられている。１１０、１２０はそれぞれ第１、第２の半導体領域、１３０は第３の半導体領域である。
【００３４】
１１３、１２３はそれぞれ第１、第２の半導体領域への配線用コンタクト、１３３は該第３の半導体領域への配線用コンタクト、４００は配線等の下に設けられるいわゆるフィールド絶縁膜、４３１は第１の導電ゲート上に設けられた絶縁膜、４１０は半導体薄膜１００と絶縁膜２０の間に設けられた絶縁膜、３１３は第１の導電ゲートへの配線用コンタクト、３３３は必要に応じて設けられる第３の導電ゲートへの配線用コンタクトである。
【００３５】
なお前記コンタクトは必ずしも１セル毎に設ける必要は無い。特に導電ゲートへのコンタクトは、導電ゲートがワード線の１部分を構成することが多いので、多数のセルに１個の割合で必要になるのみである。不純物領域１０５も第３の導電ゲートの電界の影響が１０３の部分より１０４の部分の方が少なければ（即ち１０４の部分に図の様にオーバラップしていないか、または２３０より厚い絶縁膜を介してオーバラップしていれば）必ずしも必要ではない。
【００３６】
今まで述べてきた実施形態において、第２のチャネル形成半導体薄膜部分の不純物の導電形、不純物濃度、ないしは第２の導電ゲート材料を第１のチャネル形成半導体薄膜部分の不純物ないしは第１の導電ゲート材料と異ならしめて、それぞれのゲート閾値電圧を異ならしめる事が出来る。特に第３の半導体領域からの逆導電形のキャリア通路にたいする第２の導電ゲートのゲート閾値電圧を第１の導電ゲートのゲート閾値電圧よりエンハンスメント形の方向へ設定することにより、第２のチャネル形成半導体薄膜部分へ注入した逆導電形キャリアが第３の領域へ逆流するのを防ぐ事が出来る。
【００３７】
【実施例】
以下、第１の導電形がｎ形、逆導電形がｐ形とした場合で動作を説明する。第１の導電形がｐ形の場合は、符号変化方向が逆になるが原理、効果は変らない。
図５（ａ）は本発明のセル及びそれを用いたアレイの１実施例の平面図、図５（ｂ）は平面図（ａ）の鎖線Ｘ−Ｘ’　に沿った断面図である。
１０は支持基板で、この場合はｎ形シリコン（１００）面高抵抗ウエファーである。２０は約１００ｎｍ厚のシリコン酸化膜、１０３、１０４、１０５、１１０、１１４、１２０、１２４、１３０、２１０、２２０、３１０、３２０はそれぞれ本実施例の薄膜メモリセル１０００の第１のチャネル形成半導体薄膜部分となる約３０ｎｍ厚の半導体薄膜、第２のチャネル形成半導体薄膜部分、第２のチャネル形成半導体薄膜部分の高不純物濃度部分、ドレイン（第１の半導体領域）、ドレインエクステンション、ソース（第２の半導体領域）、ソースエクステンション、逆導電形の第３の半導体領域、２．７ｎｍ厚の第１のゲート窒化酸化膜、第２のゲート窒化酸化膜、第１の導電ゲートおよびそれと連続した第２の導電ゲートである（３００は導電ゲート薄膜としての符号、１００１はローカル（部分的な）ワード線としての機能符号。）。
【００３８】
２１０と２２０は連続している。第１導電ゲートの長さは約１００ｎｍであり、本実施例では硼素が添加されたシリコン薄膜で構成される。第１、第２、第３の半導体領域は半導体薄膜の上にエピタキシャル成長した半導体膜も含んで構成されている。第１ないし第２のチャネル形成半導体薄膜部分１０３，１０４は隣接するセル間で分離絶縁膜４０１により分離されている。
【００３９】
１１３は第１の半導体領域へのコンタクトであり、読み出しビット線１００５へ接続されている。１３３は第３の半導体領域へのコンタクトであり、書き込みビット線１００４へ接続されている。第１および第２の連続した導電電極３１０（３２０）はワード方向へセル間を延在かつ連続して、部分的なワード線１００１を形成している。第２の半導体領域はワード方向へセル間を延在して部分的な共通線１００３を形成している。部分的なワード線、部分的な共通線は直列抵抗がアレイ動作に影響を及ぼさない範囲の長さまで延在され、選択トランジスタを介すか、あるいは直接グローバルワード線、グローバル共通線へ接続される。上記２種類のビット線も大容量アレイでは選択トランジスタを介してそれぞれの主類のグローバルビット線へ接続される。
【００４０】
図５（ａ）のアレイ配置では、ビット方向に繰り返されるセル１０００は互いに鏡像（ｍｉｒｒｏｒ　ｉｍａｇｅ）関係に配置されている。この結果、コンタクト１１３、１３３はビット方向に隣接するセルと共有している。さらに、第１、３の半導体領域はビット方向の一方に隣接する一方のセルと、第２の半導体領域はビット方向の他方へ隣接する他方のセルと連続している。これによりアレイ面積の縮小を実現している。図５ではセルはワード方向へ２セル、ビット方向へ４セル、合計８セル（１０００（ｊ，ｋ）、……、１０００（ｊ＋１，ｋ＋３））分が示されている。このセルの鏡像配置は後述の図８の実施例でも採用されている。
【００４１】
以下に本実施例の製造工程を、図６（ａ）〜（ｇ）、図５（ｂ）の断面図を用いて示す。
（ａ）高抵抗シリコンウエファーを支持基板１０としその上に約１００ｎｍ厚のシリコン酸化膜２０とｎ形不純物濃度２ｘ１０１７原子／ｃｃ程度で約３５ｎｍ厚のシリコン薄膜１００を積層したＳＯＩ基板を用意する。
（ｂ）このＳＯＩ上に熱酸化により約７ｎｍの酸化膜４１を成長させ、更に約５０ｎｍのシリコン窒化膜４２をＣＶＤにより堆積させる。その後、公知のホトリソグラフィによりメモリセルをワード方向、ビット方向に接続した部分、選択トランジスタ部分、周辺回路部分等必要部分のシリコン薄膜を残す為のホトレジストパターン５１を形成する。
（ｃ）上記ホトレジストパターン５１をマスクとして、対シリコン酸化膜選択比を持ったエッチング条件でシリコン窒化膜をエッチングする。ホトレジストを除去、基板表面をクリーニングして、シリコン窒化膜が除去された部分のシリコン酸化膜露出面に更に約６０ｎｍのシリコン酸化膜４０１が成長するまでパイロジェニック酸化により酸化する。この工程により、上記必要な部分を残してシリコン薄膜１００が分離される。
【００４２】
このシリコン薄膜の分離は公知のＳＴＩ（ｓｈａｌｌｏｗ　ｔｒｅｎｃｈ　ｉｓｏｌａｔｉｏｎ）分離技術を用いても可能である。このシリコン薄膜を平面方向で分離する絶縁膜を絶縁分離膜４０１とよぶ。
【００４３】
熱燐酸系のエッチング液でシリコン窒化膜４２を除去し、緩衝弗酸系のエッチング液でシリコン酸化膜４１を除去してシリコン薄膜１００の表面を露出する。
【００４４】
シリコン薄膜１００の表面に熱酸化により２．７ｎｍ厚のシリコン酸化膜２００を形成する。その後、ＥＣＲ（電子サイクロトロン共鳴：Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）、ＩＣＰ（誘導結合プラズマ：Ｉｎｄｕｃｔｉｖｅｌｙ　Ｃｏｕｐｌｅｄ　Ｐｌａｓｍａ）などの高密度プラズマ装置を用いて、窒素ガス、水素ガス、キセノンガスのプラズマから窒素ラディカルを基板表面へ導き基板温度４００℃にて窒化率５〜７％の表面窒化を行う。その後高純度窒素ガス雰囲気搬送を行い８００℃窒素中で熱処理を行い、表面欠陥をアニールする。この窒化したシリコン酸化膜が第１及び第２のゲート酸化膜として使われる。
（ｄ）次に導電ゲート薄膜３００を堆積する。初期の約１０ｎｍは純シリコン薄膜３０１の堆積を行い、ついで硼素ドープシリコン薄膜３０２の堆積を約２００ｎｍ行なう。原料ガスとしてはモノシラン（ｍｏｎｏ−ｓｉｌａｎｅ：ＳｉＨ４）、ジボラン（ｄｉ−ｂｏｒａｎｅ：Ｂ２Ｈ６）を使う。更にその上に約１００ｎｍのシリコン窒化膜４３を堆積する。上記硼素ドープはイオン注入を用いてもよい。
【００４５】
ゲート形状にホトレジストをＡｒＦリソグラフィ、電子ビームリソグラフィ等の公知技術により上記シリコン窒化膜／導電ゲート薄膜上にゲート長約１００ｎｍのゲート長を有する導電ゲート兼ローカルワード線のパターンを形成し、それをマスクとしてシリコン窒化膜、導電ゲート薄膜の順番にＲＩＥ技術によりエッチングを行う。
【００４６】
ホトリソグラフィにより形状加工されたホトレジストとシリコン窒化膜／導電ゲート薄膜とを選択マスクとして用いて、それぞれ、ｎ形ドレイン（第１の半導体領域）のエクステンション領域（１１４）、ソース（第２の半導体領域）のエクステンション領域（１２４）、を選択的に低加速（砒素約１５ＫｅＶ）イオン注入により形成する。注入ドーズは不純物濃度が約１ｘ１０１９原子／ｃｃとなる値を選択する（約３ｘ１０１３原子／ｃｍ２）。
【００４７】
同様にホトリソグラフィにより形状加工されたホトレジストとシリコン窒化膜／導電ゲート薄膜を選択マスクとして用いて、第３の半導体領域となる部分に選択的に砒素を約８．５ｘ１０１２原子／ｃｍ２　注入する。これにより続く工程で形成される第３の半導体領域に接して第２のチャネル形成半導体薄膜中に高不純物領域１０５を形成して、第３の半導体領域からの正孔の通路の第２の導電ゲートからみたゲート閾値電圧Ｖｔｈ２ｒをエンハンスメント側にシフトさせる。
（ｅ）公知のゲートサイドウオール絶縁膜プロセスにより第１、第２導電ゲート薄膜の側面に約３０ｎｍ厚の絶縁膜サイドウール４０３を形成する。このサイドウオール作成には約７ｎｍ厚のシリコン窒化膜４０４、約２３ｎｍ厚のシリコン酸化膜４０５の２層膜を積層し、この段階ではシリコン窒化膜４０４は半導体薄膜上には残置する。
【００４８】
第３の半導体領域となる部分に開口をもったホトレジストパターンをリソグラフィで作成、該開口部分のシリコン窒化膜４０４をＲＩＥエッチングする。さらにホトレジストを除去し、開口面に残留しているシリコン酸化膜をウエットエッチし、水素終端処理をする。
【００４９】
開口面へ硼素ドープのシリコン結晶膜１３５を約１００ｎｍ選択成長する。硼素濃度は約４ｘ１０１９ 　原子／ｃｃ。８５０℃で熱酸化し、該ｐ形シリコン結晶膜表面、側面へ酸化膜４０６を約３０ｎｍ成長させる。この時点で実際はシリコン結晶膜１３５から硼素が、半導体薄膜１００へ拡散して１３５下の半導体薄膜部分もｐ形となるが、図６（ｅ）では選択成長したシリコン結晶膜と区別して表す。
（ｆ）メモリセル部分の半導体薄膜１００上に残置されているシリコン窒化膜４０１をＲＩＥエッチングする。さらにエッチ面に残留しているシリコン酸化膜をウエットエッチし、水素終端処理をする。この時半導体領域１３０となる選択成長した結晶薄膜側面の酸化膜４０６下の部分のシリコン窒化膜はエッチングされない。
【００５０】
開口面へ砒素ドープのシリコン結晶膜１１５、１２５を約１００ｎｍ選択成長する。砒素濃度は５ｘ１０２０ 　原子／ｃｃ。前記側面の酸化膜４０６によりｐ形高不純物濃度シリコン結晶膜１３５とｎ形高不純物濃度シリコン結晶膜１１５および１２５は分離される。
【００５１】
上記選択結晶成長によらず、ホトレジストパターンと導電ゲート薄膜とその上のシリコン窒化膜をマスクとして選択イオン注入によっても、第１，２，３の半導体領域は形成することが出来る。
【００５２】
これら選択結晶成長したシリコン結晶膜から不純物が結晶成長時およびその後の熱工程により半導体薄膜１００へその接触部分から拡散して行き、前記選択結晶成長したシリコン結晶薄膜とともに第３の半導体領域１３０、第１の半導体領域１１０、第２の半導体領域１２０を形成する。
（ｈ）導電ゲート薄膜（３００）上のシリコン窒化膜４３を熱燐酸等でウエットエッチして、洗浄後、ニッケルを約２０ｎｍ蒸着し、シンターを行い、絶縁膜上の未反応のニッケルを酸でエッチして、ニッケルシリサイド層を残し、更に高温でシンターして第１の半導体領域（ドレイン）上に１１０ｓ、第２の半導体領域（ソース）上に１２０ｓ、ゲート薄膜上にシリサイド層３００ｓを形成する。
【００５３】
配線用層間絶縁膜４４０をシリコン酸化膜のＣＶＤにより表面に形成し、必要な部分にコンタクホールを開け、窒化チタン、タングステン等によりコンタクトプラグ１３３、１１３を形成、ＴｉＮとタングステン薄膜を蒸着、ホトリソグラフィとＲＩＥ（ｒｅａｃｔｉｖｅ　ｉｏｎ　ｅｔｃｈｉｎｇ）により配線パターンを形成してローカル書き込みビット線１００４、ローカル読み出しビット線１００５を得る（図５（ｂ）の状態まで形成される）。さらに必要に応じて層間絶縁膜形成、Ａｌ配線、銅配線形成などによる多層配線を形成し、最後にパッシベーション膜を形成する。
【００５４】
本実施例では、１）第３の半導体領域と第１の半導体領域が、選択エピタキシャル成長した結晶薄膜側面に設けられた絶縁膜４０６によって絶縁されていること、２）逆導電形キャリアを誘起するゲート閾値電圧は第１のチャネル形成半導体薄膜部分と第３の半導体領域から第１のチャネル形成半導体薄膜部分へ至る逆導電形キャリアの通路とでは異なること、を特記する。
【００５５】
第３の半導体領域から第１のチャネル形成半導体薄膜部分へ至る逆導電形キャリアの通路は第３の半導体領域に接する高不純物濃度領域１０５をよぎるので、実質的な第２のチャネル形成半導体薄膜部分の不純物濃度はその部分で第１のチャネル形成半導体薄膜部分とは異なる。したがって、逆導電形キャリアを誘起するゲート閾値電圧は第１のチャネル形成半導体薄膜部分と第３の半導体領域から第１のチャネル形成半導体薄膜部分へ至る逆導電形キャリアの通路とでは異なる（上記実施例の場合はエンハンスメント側に約０．５Ｖシフトしている）。
【００５６】
上記のように、第１のチャネル形成半導体薄膜部分と、第３の半導体領域との間に逆導電形キャリアに対するバリアが形成されていると、読み出し時に第１の導電形のキャリアを誘起する方向の電圧が第１の導電ゲートへ加えられても、逆導電形のキャリアが第３の半導体領域へ押し戻される事を一部防ぐので、読み出しにより蓄積情報が消去されるのを防ぐことが出来る。
【００５７】
図５の実施例では、縦方向に配置されたセルの第１の半導体領域が読み出しビット線１００５へ接続され、第３の半導体領域が書き込みビット線１００４へ接続される。横方向へ配置されたセルの第１および第２の共通導電ゲートがワード線１００１へ接続される。横方向に配列されたセルの第２の半導体領域は共通線１００３へ接続される。読み出しビット線および書き込みビット線は縦方向に延び、ワード線と共通線は横方向へ延びる。セルの配列およびビット線、ワード線の縦横関係は逆になっても問題無い。
【００５８】
以下上記実施例により製作された単独セルの動作を述べる。
このセルへの書き込みは、第３の半導体領域の電位に対して第２の導電ゲートに、第２の導電ゲート下の逆導電形キャリア通路の閾値電圧Ｖｔｈｒ２　を越える電位関係を与える事で行われる。
【００５９】
上記製造工程で作成されたセルでは第２の半導体領域の電位が０Ｖのとき、Ｖｔｈｒ２は約−０．５Ｖであるので、第３の半導体領域を約０．２〜０．３Ｖとし、第２導電ゲートは−０．３〜−０．４Ｖとするのが望ましい。保持状態は第１の導電ゲートは０〜０．２Ｖ、第１の半導体領域は第２の半導体領域と同一電位が望ましい。
【００６０】
消去は第２の半導体領域を−０．６Ｖ以下とするか（第１の半導体領域の電位が０Ｖ、第１の導電ゲートが０Ｖの時）、
第３の半導体領域の電位を０〜−０．４Ｖとし、第２の導電ゲート電位を−０．５５Ｖ以下とする。これにより第１のチャネル形成半導体薄膜部分へ蓄積していた逆導電形キャリア（正孔）が第２の領域へ引き抜かれるか、第３の領域へ引き抜かれる。
【００６１】
読み出しは、消去されたセルの第１の導電ゲートの第１導電形キャリアのゲート閾値電圧Ｖｔｈ１０前後またはそれより０．２Ｖ程度まで大きい電圧を第１の導電ゲートへ加えて、第１及び第２の半導体領域間に流れる電流の大小を検出する。多値記憶の場合はＶｔｈ１０、Ｖｔｈ１１、Ｖｔｈ１２、Ｖｔｈ１３、…の間の電圧を第１の導電ゲートへ加えて記憶情報を検出することが出来る。第１と第２の半導体領域間に加える電圧は０．２〜０．９Ｖ程度とする。判定基準となる電流は書き込まれたセルと消去されたセルの電流の中間の値を用いる。または、第１の導電ゲートへ各記憶された閾値電圧の間の電圧を加える場合はセル電流の有り無しで情報の判断をする。
【００６２】
第１のチャネル形成半導体薄膜部分の高電界領域で、逆極性のキャリアが発生して誤書き込みが起こらないためには第１および第２の半導体領域間の電圧を半導体薄膜のエネルギーギャップの電圧換算値（シリコンの場合は室温で１．１Ｖ）以上の電圧を加えない方が安全である。
【００６３】
図５に示された本発明のセルを図７に等価回路で示す様に接続したメモリアレイの第１の実施例では下記の表１のような電圧の組み合わせで動作させることが出来る。このアレイは読み出し中に他のワードのセルを書き込めるので特殊用途のメモリとして好都合である。また高速リフレッシュ動作にも適する。表１は１．２Ｖの単一極性の電源で動作をする場合のワード線、書き込みビット線、読み出しビット線、共通線の電圧関係を示す。単一電源での動作を可能とする為に共通線は正電位、例えば通常０．５Ｖにバイアスされる。
【００６４】
【表１】
Figure 2004128446
なお、上記表１では同一ワード線に接続されたセルは消去時には全て消去される動作を示している。１つの線の電圧は他の線の電圧が標準値の場合は±０．１Ｖの変動まで許容される。また全部の線の電圧が同じ方向に変化する場合はさらに大きな電位変化が許容される。
【００６５】
各線の電位は共通線の電位との差分が表１の関係を保てばよいので、表２の様にも表すことが出来る。
【００６６】
【表２】
Figure 2004128446
【００６７】
本発明のメモリセルはアレイ構成として第３の半導体領域と第１の半導体領域とを同じビット線へ接続して（図５のメモリアレイで書き込みビット線と読み出しビット線とを１つのビット線で共通使用）動作させることが出来る。
【００６８】
このようなアレイ構成とすることにより、アレイ面積の縮小を計ることが出来る。図８はこのアレイ接続に用いられるメモリセルの平面図で、セル面積は６Ｆ２〜４Ｆ２とすることが出来る。４Ｆ２を実現する為にはセルフアラインコンタクト技術を使用する必要がある。
【００６９】
図８のアレイのセルの配置については、図５同様、縦方向は１つおきに第１、第２、第３の半導体領域の導電ゲートに関する上下関係が逆で、かつ上下方向に隣接するセルとそれらの領域を連続させている。たとえば、縦方向ｋ番めのセルは第１、第３の半導体領域をｋ＋１番目のセルと連続させている。第２の半導体領域についてはｊ番めのセルはｊ＋１番めのセルと連続させている。ワード方向へ隣接するセルの第１の半導体領域は自身と隣接するセルの第３の半導体領域で逆バイアスとわずかな順方向電圧に関しては電気的に分離されている。
【００７０】
第１の半導体領域と第３の半導体領域を含むワード方向へ延在する半導体薄膜１００は物質的は分離されることなく繋がっている。一方、図５のセルはワード方向へ隣接するセルとは第１の半導体領域は絶縁膜で分離されている例を示しているが、書き込みビット線と読み出しビット線を異なる配線層で構成する等２つのビット線間隔を狭く出来れば、第一の半導体領域側の半導体薄膜も連続させて、第１の半導体領域を第３の半導体領域により電気的に分離する構成を採ることも可能である。
いずれの場合も、ワード方向へ隣接するセル間で第１のチャネル形成半導体薄膜部分ないしは第２のチャネル形成半導体薄膜部分は分離されている。
【００７１】
図８の平面図でもセルの第１の導電ゲートと第２の導電ゲートは連続していて、更に横方向へ隣接するセルの第１ないしは第２の導電ゲートと連続している。このゲートは直列抵抗成分を有するので動作速度に限界を与える。これを改善する為には金属配線で主ワード線を構成し、直列抵抗が限界値へ至る前に３２〜５１２個のセル等纏まったセル数毎に導電ゲートと接続することが行われる。
【００７２】
図８に示された本発明のセルを図９に等価回路で示す様に接続したメモリアレイの第２の実施例では下記の表３のような電圧の組み合わせで動作させることが出来る。
【００７３】
表３は１Ｖの単一極性の電源で動作をする場合のワード線、ビット線、共通線の電圧関係例を示す。単一電源での動作を可能とする為に共通線は正電位、例えば通常０．５Ｖにバイアスされる。
【００７４】
【表３】
Figure 2004128446
読み出し時のワード線電圧はビット線より先に供給する。
１つの線の電圧は他の線の電圧が標準値の場合は±０．１Ｖの変動まで許容される。また全部の線の電圧が同じ方向に変化する場合はさらに大きな電位変化が許容される。
【００７５】
各線の電位は共通線の電位との差分が表３の関係を保てばよいので、表４の様にも表すことが出来る。
【００７６】
【表４】
Figure 2004128446
【００７７】
なお本発明では、半導体薄膜はシリコン単結晶薄膜の他にシリコンゲルマニュウム単結晶薄膜、歪シリコン／シリコンゲルマニュウムの多層膜の場合、ゲート絶縁膜はシリコン酸化膜の他に、シリコン窒化酸化膜、シリコン窒化膜、アルミナ、ハフニュウム酸化膜およびそのシリコン混合物、ジルコニウム酸化物およびそのシリコン混合物等の場合、導電ゲートはポリシリコン以外のシリコンゲルマニウム、タングステン、窒化チタン、チタン／窒化チタン多層膜などの場合、第１、第２，第３の半導体領域が半導体薄膜内部だけでなく、その上に積み上げられている構造の場合、更に金属シリサイドまたは金属薄膜が積層されている場合など、当業者が容易に変形できる範囲で本発明は実施可能である。
【００７８】
また第１、第２、第３の半導体領域は半導体薄膜に「接する」と記載されているが、該半導体薄膜中に不純物原子を導入して形成しても、該半導体薄膜上に堆積して形成しても結果として接する状態が形成されていればよい。
【００７９】
本発明では第１のチャネル形成半導体薄膜部分へ第２の主面または側面へ容量結合する構造を設けて記憶保持時間、逆導電形キャリア蓄積電荷量の増大を計ることも可能である。
【００８０】
【発明の効果】
本発明はＰＤＳＯＩにも適用することが出来るが、ＦＤＳＯＩに適用してＦＤＳＯＩでは従来実現が困難であった効果を享受出来る。
【００８１】
ＰＤＳＯＩＭＩＳだけでなく、ＦＤＳＯＩＭＩＳ、ＦＤＳＯＮＭＩＳ構造でメモリセルとそれを用いたメモリアレイを実現することが出来る。このメモリセルには大きなキャパシタは不要である。
【００８２】
このメモリは低電力動作が可能なＦＤＳＯＩロジックに混載することが可能で、動作電圧も低電力ロジックと共通化可能な範囲にある。
【００８３】
さらに、いわゆるニ重ゲートＭＩＳ構造でセルを構成することにより、その第３の導電ゲートへ与える電位により、逆導電形キャリアのメモリセルへの蓄積を確実とすることが出来る。
【図面の簡単な説明】
【図１】本発明の原理を示す断面図である。
【図２】本発明の１実施様態を示す平面図（ａ）、断面図（ｂ）である。
【図３】第１の導電ゲートと第２の導電ゲートが連続した本発明の他の実施様態を示す平面図である。
【図４】半導体薄膜の第２の主面側へ第３の導電ゲートを設けた本発明の他の実施様態を示す平面図（ａ）、断面図（ｂ）である。
【図５】本発明のメモリセルをアレイ構成に配置、接続した１実施例の平面図（ａ）、セル部分の断面図（ｂ）である。
【図６】図５に示す実施例のメモリセル及びアレイの製造工程例を示す断面図である。
【図７】図５に示すメモリアレイの等価回路図である。
【図８】書き込みビット線と読み出しビット線を共通としたメモリセルおよびアレイの平面図である。
【図９】図８のメモリアレイの等価回路図である。
【符号の説明】
１００　　　　　半導体薄膜
１０１　　　　　前記半導体薄膜の第１の主面
１０２　　　　　前記半導体薄膜の第２の主面
１　　　　　　　第１の導電形のキャリア
２　　　　　　　逆導電形のキャリア
１０　　　　　　支持基板
２０　　　　　　支持基板上の絶縁膜
１０３　　　　　第１のチャネル形成半導体薄膜部分
１０４　　　　　第２のチャネル形成半導体薄膜部分
１０５　　　　　第１のチャネル形成半導体薄膜部分と不純物濃度、
不純物の導電形が異なる第２のチャネル形成半導体薄膜
部分
１１０　　　　　第１の半導体領域
１２０　　　　　第２の半導体領域
１３０　　　　　第３の半導体領域
１１０ｓ、１２０ｓ、１３０ｓ　シリサイド層
２００　　　　　ゲート絶縁膜
２１０　　　　　第１のゲート絶縁膜
２２０　　　　　第２のゲート絶縁膜
２３０　　　　　第３のゲート絶縁膜
３００　　　　　ゲート導電膜
３００ｓ　　　　シリサイド層
３１０　　　　　第１のゲート導電膜
３２０　　　　　第２のゲート導電膜
３３０　　　　　第３のゲート導電膜
４１、４００、４０１、４０５、４０６、４１０、４１３、４３１、４４０　絶縁膜
４０３　　　　　ゲートサイドウオール絶縁膜
４２、４３、４０４　シリコン窒化膜
５１　　　　　　ホトレジスト
１０００　　　　メモリセル
１００１　　　　ワード線
１００２　　　　ビット線
１００３　　　　共通線
１００４　　　　書き込みビット線
１００５　　　　読み出しビット線

Claims (35)

  1. 第１の主面と該第１の主面に対向する第２の主面を有する半導体薄膜と、
    該半導体薄膜第１主面上に設けられた第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設けられた第１の導電ゲートと、
    該第１の導電ゲートを挟んで離間され、該第１の導電ゲートから絶縁され、前記半導体薄膜と接して設けられた互いに対向して離間する第１の導電形の第１の半導体領域と第２の半導体領域と、
    前記半導体薄膜と接して設けられ逆導電形の第３の半導体領域と、
    前記第１の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分は第１のチャネル形成半導体薄膜部分を形成し、該部分と前記逆導電形の第３の半導体領域の間に前記半導体薄膜は延在して第２のチャネル形成半導体薄膜部分を形成し、該半導体薄膜の該延在部分上に、更に第２のゲート絶縁膜とその上に設けられた第２の導電ゲートと、を設けたことを特徴とする薄膜メモリセル。
  2. 前記第１の導電ゲートと第２の導電ゲートは連続していることを特徴とする請求項１記載の薄膜メモリセル。
  3. 前記第２のゲート絶縁膜および第２の導電ゲートは前記第１のゲート絶縁膜および前記第１の導電ゲートと連続している請求項１記載の薄膜メモリセル。
  4. 前記延在した半導体薄膜部分は前記第１および第２の半導体領域で挟まれた半導体薄膜部分と不純物濃度の異なる部分を有する請求項１記載の薄膜メモリセル。
  5. 前記延在した半導体薄膜部分は前記第１および第２の半導体領域で挟まれた半導体薄膜部分と導電形の異なる不純物部分を有する請求項１記載の薄膜メモリセル。
  6. 第１の主面と該第１の主面に対向する第２の主面を有する半導体薄膜と、
    該半導体薄膜第１主面上に設けられた第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設けられた第１の導電ゲートと、
    該第１の導電ゲートを挟んで離間され、該第１の導電ゲートから絶縁され、前記半導体薄膜と接して設けられた互いに対向して離間する第１の導電形の第１の半導体領域と第２の半導体領域と、
    該第１の半導体領域と第２の半導体領域とが対向する方向とほぼ直交する方向の前記第１の導電ゲート下の一部で前記半導体薄膜と接して設けられ逆導電形の第３の半導体領域とを設け、
    前記第１の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分は第１のチャネル形成半導体薄膜部分を形成し、該部分と前記逆導電形の第３の半導体領域の間に至る前記半導体薄膜部分は第２のチャネル形成半導体薄膜部分を形成したことを特徴とする薄膜メモリセル。
  7. 前記第２のチャネル形成半導体薄膜部分は前記第１のチャネル形成半導体薄膜部分と不純物濃度の異なる部分を有する請求項６記載の薄膜メモリセル。
  8. 前記第２のチャネル形成半導体薄膜部分は前記第１のチャネル形成半導体薄膜部分と導電形の異なる不純物部分を有する請求項６記載の薄膜メモリセル。
  9. 前記半導体薄膜は絶縁基板上に設けられている請求項１載の薄膜メモリセル。
  10. 前記半導体薄膜は少なくともその１端が基板に支持されている請求項１載の薄膜メモリセル。
  11. 前記第１の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分の前記第２の主面に設けられた第３のゲート絶縁膜と該第３のゲート絶縁膜に接して設けられた第３の導電ゲートとから更に構成された請求項１記載の薄膜メモリセル。
  12. 前記第３の導電ゲートは前記半導体薄膜を支持する基板の表面部分と共通である請求項１１記載の薄膜メモリセル。
  13. 複数のワード線とこれと絶縁されて交叉する複数の書き込みビット線、それと併設された複数の読み出しビット線と、複数の共通線と、請求項１２項記載の複数のメモリセルから構成され、
    複数のワード線の１本と該複数の書き込みビット線の１本と、それと併設された読み出しビット線とが交叉する部分において、
    複数のメモリセルの１つの前記第１及び第２の導電ゲートは該複数のワード線の該１本と接続され、前記第１の半導体領域は該複数の読み出しビット線の該１本と接続され、前記第２の半導体領域は該複数の共通線の１本と接続され、前記第３の半導体領域は該複数の書き込みビット線の該１本と接続されたことを特徴とする薄膜メモリアレイ。
  14. 複数のワード線とこれと絶縁されて交叉する複数の書き込みビット線、それと併設された複数の読み出しビット線と、複数の共通線と、
    請求項１２項記載の複数のメモリセルから構成され、
    複数のワード線の１本と該複数の書き込みビット線の１本と、それと併設された読み出しビット線とが交叉する部分において、
    複数のメモリセルの１つの前記第１の導電ゲートは該複数のワード線の該１本と接続され、前記第１の半導体領域は該複数の読み出しビット線の該１本と接続され、前記第２の半導体領域は該複数の共通線の１本と接続され、前記第３の半導体領域は該複数の書き込みビット線の該１本と接続されたことを特徴とする薄膜メモリアレイ。
  15. 複数のワード線とこれと絶縁されて交叉する複数のビット線と、複数の共通線と、
    請求項１２項記載の複数のメモリセルから構成され、
    複数のワード線の１本と該複数のビット線の１本とが交叉する部分において、
    該複数のメモリセルの１つの前記第１及び第２の導電ゲートは該複数のワード線の該１本と接続され、前記第１の半導体領域と第３の半導体領域は該複数のビット線の該１本と接続され、前記第２の半導体領域は該複数の共通線の１本と接続されたことを特徴とする薄膜メモリアレイ。
  16. 複数のワード線とこれと絶縁されて交叉する複数のビット線と、複数の共通線と、
    請求項１２項記載の複数のメモリセルから構成され、
    該複数のワード線の１本と該複数のビット線の１本とが交叉する部分において、該複数のメモリセルの１つの前記第１の導電ゲートは該複数のワード線の該１本と接続され、前記第１の半導体領域と第３の半導体領域は該複数のビット線の該１本と接続され、前記第２の半導体領域は該複数の共通線の１本と接続された薄膜メモリアレイ。
  17. 前記第１の導電ゲートと第２の導電ゲートはセル内で連続しており、かつワード方向へ隣接するセル間で延在して連続しワード線の一部を構成し、隣接するセル間で、前記第１のチャネル形成半導体薄膜部分ないし前記第２のチャネル形成半導体薄膜部分が分離されている請求項１５記載の薄膜メモリアレイ。
  18. 前記第１の導電ゲートはワード方向へ隣接するセル間で延在して連続しワード線の一部を構成し、隣接するセル間で、前記第１のチャネル形成半導体薄膜部分ないし前記第２のチャネル形成半導体薄膜部分が分離されている請求項１６記載の薄膜メモリアレイ。
  19. 前記共通線は複数の隣接するセルの第２の半導体領域を連続させてその一部を形成した請求項１６記載の薄膜メモリアレイ。
  20. 隣接するセルは互いに鏡像関係にあるように第１の半導体領域と第２の半導体領域を配置してアレイを構成し、一方に隣接するセルとは第１の半導体領域および第３の半導体領域を連続させ、他方に隣接するセルとは第２の半導体領域を連続させた請求項１８記載の薄膜メモリアレイ。
  21. ワード線方向に前記半導体薄膜が連続しており、１つのセルの第１の半導体領域は第３の半導体領域により隣接するセルの第１の半導体領域と電気的に分離されている請求項１６記載の薄膜メモリアレイ。
  22. 前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧Ｖｔｈ２ｒを越えた値とすることにより、
    前記第３の半導体領域から前記第２のチャネル形成半導体薄膜部分を通して第１のチャネル形成半導体薄膜部分へ逆導電形のキャリア２を注入して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第１の値に変化させるＯＬＥ＿ＬＩＮＫ３請求項１２記載の薄膜メモリセルの書き込み方法。ＯＬＥ＿ＬＩＮＫ３
  23. 前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧Ｖｔｈ２ｒを越えた値とすることにより、
    前記第３の半導体領域から前記第２のチャネル形成半導体薄膜部分を通して第１のチャネル形成半導体薄膜部分へ逆導電形のキャリア２を注入して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第１の値に変化させる請求項１２記載の薄膜メモリセルの書き込み方法。
  24. 前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧を充分越えた値とし、同一ゲート電位に対して第３の半導体領域の電位を複数レベルに設定することにより、前記ゲート閾値電圧の第１の値は複数レベルに設定する請求項１２記載の薄膜メモリセルの書き込み方法。
  25. 前記第２の導電ゲートの電位から第１のチャネル形成半導体薄膜部分へ注入された逆導電形のキャリアの電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の逆導電形チャネルのゲート閾値電圧を越えた値とすることにより、第１のチャネル形成半導体薄膜部分から前記第３の半導体領域へ逆導電形のキャリア２を引き出して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第２の値に変化させる請求項１２記載の薄膜メモリセルの消去方法。
  26. 前記第１の導電ゲートの電位から第１のチャネル形成半導体薄膜部分へ注入された逆導電形のキャリアの電位を引いた値が前記第１の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の逆導電形チャネルのゲート閾値電圧を越えた値とすることにより、第１のチャネル形成半導体薄膜部分から前記第３の半導体領域へ逆導電形のキャリア２を引き出して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第２の値に変化させる請求項１２記載の薄膜メモリセルの消去方法。
  27. 第１の半導体領域へ逆導電形のキャリアを引き付ける方向の電位を与える請求項１２記載の薄膜メモリセルの消去方法。
  28. 第２の半導体領域へ逆導電形のキャリアを引き付ける方向の電位を与える請求項１２記載の薄膜メモリセルの消去方法。
  29. 前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧を越えた値とするが、第２の半導体領域の電位に対して第３の半導体領域の電位を順方向へバイアスして第１のゲート閾値電圧書き込みとする一方、同一の第２のゲート電圧に対して第３の半導体領域の電位をゼロバイアスまたは逆方向へバイアスする場合を第２のゲート閾値電圧書き込みとする請求項１２記載の薄膜メモリセルの動作方法。
  30. 前記第１の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第１の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧を越えた値とするが、第２の半導体領域の電位に対して第３の半導体領域の電位を順方向へバイアスして第１のゲート閾値電圧書き込みとする一方、同一の第１のゲート電圧に対して第３の半導体領域の電位をゼロバイアスまたは逆方向へバイアスする場合を第２のゲート閾値電圧書き込みとする請求項１２記載の薄膜メモリセルの動作方法。
  31. 前記第１の導電ゲートの第２の半導体領域に対する電圧を第１のゲート閾値電圧と第２のゲート閾値電圧のうちすくなくとも１つを越える規定の値に設定して、第１の半導体領域と第２の半導体領域間に流れる電流の大小検出して記憶情報を判断する請求項１２記載の薄膜メモリセルの読み出し方法。
  32. 請求項３１の方法において、前記半導体薄膜のエネルギーギャップを電圧に換算した値を第１の半導体領域と第２の半導体領域との間に加える電圧が超えないことを特徴とする薄膜メモリセルの書き込み、消去、動作ないしは読み出し方法。
  33. 請求項１４記載のメモリアレイにおいて、
    書き込み時はワード線電位が共通線電位−０．４Ｖ（±０．１Ｖ）、書き込みビット線電位が共通線電位＋０．２Ｖ（±０．１Ｖ）、読み出し線電位が共通線電位であり、
    消去時はワード線電位が共通線電位−０．５Ｖ（±０．１Ｖ）、書き込みビット線電位が共通線電位、読み出しビット線電位が共通線電位であり、
    読み出し時はワード線電位が共通線電位＋０．７Ｖ（±０．１Ｖ）、書き込みビット線電位が共通線電位、読み出しビット線電位が共通線電位＋０．３Ｖ（±０．１Ｖ）であることを特徴とする薄膜メモリセルの動作方法。
  34. 請求項１６記載のメモリアレイにおいて、
    書き込み時はワード線電位が共通線電位−０．３Ｖ（±０．１Ｖ）、“１”書き込みビット線電位が共通線電位＋０．３Ｖ（±０．１Ｖ）であり、“０”書き込みビット線電位が共通線電位−０．３Ｖ（±０．１Ｖ）であり、
    読み出し時はワード線電位が共通線電位＋０．７Ｖ（±０．１Ｖ）、ビット線電位が共通線電位＋０．２Ｖ（±０．１Ｖ）であることを特徴とする薄膜メモリセルの動作方法。
  35. 第３の半導体領域を選択結晶成長する、
    第３の半導体領域の該選択結晶成長した部分の少なくとも側面を酸化する、
    第１の半導体領域を選択エピタキシャル成長する、
    ことを含む請求項１６記載の薄膜メモリないしは薄膜メモリアレイの製造方法。
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