KR20030081142A - 박막 메모리, 어레이, 및 동작방법과 제조방법 - Google Patents

박막 메모리, 어레이, 및 동작방법과 제조방법 Download PDF

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유타카 하야시
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Abstract

완전 공핍 SOI 혹은 이 외 반도체 박막 상에 형성되며 종래의 대형 커패시터를 필요로 함이 없이 저전압에서 동작하는 메모리 셀, 및 메모리 셀 어레이가 제공된다. 반도체 박막은 이 반도체 박막에 걸쳐 서로 면하여 있고 제2 도전형을 갖는 제1 반도체 영역과 제2 반도체 영역간에 개재된다. 역도전형을 갖는 제3 반도체 영역은 반도체 박막의 확장된 부분에 설치된다. 제3 반도체 영역으로부터, 역도전형의 캐리어들이 반도체 박막부분에 공급되어 이 부분에 축적됨으로써, 절연막을 통해 제1 반도체 영역과 제2 반도체 영역간 반도체 박막에 제1 도전 게이트 전압에 의해 형성되는 제1 도전형 채널의 게이트 임계 전압이 변경된다.

Description

박막 메모리, 어레이, 및 동작방법과 제조방법{THIN FILM MEMORY, ARRAY, AND OPERATION METHOD AND MANUFACTURE METHOD THEREFOR}
본 발명은 반도체 메모리 및 이로부터 구축된 집적회로에 관한 것으로, 특히 채널 형성 영역을 위해 SOI(Semiconductor On Insulator) 혹은 SON(Semiconductor On Nothing)와 같은 반도체 박막을 사용하는 기술에 관한 것이다. 반도체 박막은 경우에 따라 절연 기판(SOI) 상에 형성되며, 다른 경우엔 공동 상태(SON)에서 기판들에 의해 양단부가 걸려 유지되고, 또 다른 경우엔 기판에 일단부가 접속된 돌출부를 갖는다.
에이치. 제이. 완 등은 부분적으로 공핍된 SOIMOS 트랜지스터 구조에 두 개의 상보형 트랜지스터들을 탑재시킴으로써 커패시터를 사용하지 않는 다이내믹메모리를 얻는 것을 1993년에 제안하였다(예를 들면 비-특허 문헌 1을 참조).
최근에, 부분 공핍 SOIMOS 트랜지스터의 드레인의 고 전계 영역에서의 눈사태 항복(avalanche breakdown)과 같은 캐리어 증배 현상을 이용하여 캐리어들을 발생시키고 이들 얻어진 캐리어들을 중립의 바디에 충전시키는 데 사용하여 트랜지스터의 드레인과 소스간에 흐르는 전류 변화를 읽어내도록 한 메모리가 제안되었다(예를 들면, 비-특허 문헌 2를 참조).
PD SOI로 약기되는 부분 공핍 SOI라는 용어는 공핍층이 반도체 박막의 깊이 방향으로 부분적으로만 확산하여 이를 중립영역이 되게 한 SOI를 지칭한다. "바디"는 채널이 형성된 전술의 반도체 박막을 간단히 하여 지칭한 용어이다.
[비-특허 문헌 1]
IEDM(International Electron Device Meeting) 테크니컬 다이제스트, 635 내지 638 페이지에, 에이치. 제이. 시. 후, "SOI 기판 상의 커패시터가 없는 DRAM 셀",
[비-특허 문헌 2]
2002년 2월, IEEE 전자소자 레터, 볼륨 23, 2호, 85-87 페이지에, 에스. 오코닌 등, "커패시터가 없는 1T-DRAM 셀".
한편, 저 전력 소비용으로 혹은 SOIMOS 트랜지스터의 진보된 소형화를 위해 완전 공핍된(FD) SOI를 사용하는데, 이에 따라 FDSOI에 적용될 수 있는 SOI 메모리 셀들에 필요성이 유발된다. FD(완전 공핍) SOI라는 용어는 반도체 박막의 전체 깊이를 공핍층으로 되게 하는 두께 및 불순물 농도를 갖는 SOI를 지칭한다.
또한 드레인의 고 전계 부분에서의 캐리어 증배를 이용하는 방법으로 인해서, 신호가 기입될 셀의 드레인을 고 전압으로 구동시키기 위해 비트 라인에 접속되는 비선택된 셀 내에 약간의 캐리어 증배가 야기된다. 이로 인해 "기입 교란"이라 하는, 경미할지라도, 오기입으로 되어, 다수 셀들이 각 비트 라인에 접속되는 대형 어레이를 조립하기가 어렵게 된다.
본 발명은 전술한 바에 비추어 된 것으로, 본 발명의 목적은 FDSOI에 적용 가능한 커패시터가 없는 SOI 혹은 이 외 반도체 박막 메모리 셀 및 메모리 셀을 제공하는 것이다. 본 발명의 또 다른 목적은 드레인의 고 전계 부분에서의 캐리어 증배를 사용하지 않고 데이터가 기입 또는 소거되는 SOI 혹은 이 외 반도체 박막 메모리 셀 및 메모리 셀과, 메모리 셀 및 어레이에 대한 동작 방법 및 제조방법을 제공하는 것이다.
전술의 목적들을 달성하기 위해서, 본 발명은 드레인 혹은 소스가 아닌 제3 반도체 영역으로부터의 캐리어들을 (1) 바디에, (2) 드레인의 고 전계 부분 내 캐리어 증배를 사용함이 없이, 공급하는 방법을 채용한다.
도 1은 본 발명의 원리를 도시한 단면도.
도 2a 및 도 2b는 본 발명의 실시예를 도시한 평면도 및 단면도.
도 3은 제1 도전 게이트 및 제2 도전 게이트가 연속하여 있는 본 발명의 또 다른 실시예를 도시한 평면도.
도 4a 및 도 4b는 반도체 박막의 제2 주면 상에 제3 도전 게이트가 설치된 본 발명의 또 다른 실시예를 도시한 평면도 및 단면도.
도 5a 및 도 5b는 본 발명의 메모리 셀들이 어레이 구조를 형성하도록 배열 및 접속된 평면도 및 셀 부분의 단면도.
도 6a 내지 도 6g는 도 5a 및 도 5b에 도시한 실시예의 메모리 셀들 및 어레이를 제조하는 공정의 예를 도시한 단면도.
도 7은 도 5a 및 도 5b에 도시한 메모리 셀 어레이의 등가 회로도.
도 8은 기입 비트라인 및 독출 비트라인이 공유되는 메모리 셀들 및 어레이의 평면도.
도 9는 도 8의 메모리 셀 어레이의 등가 회로도.
<도면의 주요부분에 대한 부호의 설명>
100; 반도체 박막101; 제1 주면
102; 제2 주면10; 지지기판
20; 절연막110; 제1 반도체 영역
120; 제2 반도체 영역130; 제3 반도체 영역
110s; 실리사이드층230; 제2 게이트 절연막
300; 도전 게이트 박막310; 제1 도전 게이트
330; 제3 도전 게이트51; 포토레지스트 패턴
1000; 메모리 셀1001; 워드라인
1003; 공통라인
실시형태
본 발명의 메모리 셀을 도 1 및 도 2a와 도 2b에 도시하였다. 도 1은 본 발명의 반도체 셀의 단면도의 예이다. 도 2a는 평면도의 예이고 도 2b는 도 2a의 X-X' 선을 따라 취한 단면도이다. 이들 도면들에 도시한 바와 같이, 메모리 셀은,
제1 주면(principal surface)(101)과 이 제1 주면과 면하여 있는 제2 주면(102)을 구비한 반도체 박막(100);
반도체 박막의 제1 주면 상에 형성된 제1 게이트 절연막(210);
제1 게이트 절연막 상에 형성된 제1 도전 게이트(310);
제1 도전 게이트에 걸쳐 서로 면하여 있고, 제1 도전 게이트와는 절연되어 있으며, 반도체 박막(100)과는 접촉하여 있고, 제1 도전형을 갖는 제1 반도체 영역(110) 및 제2 반도체 영역(120); 및
역도전형을 가지며 반도체 박막과 접촉하여 있는 제3 반도체 영역(130)을 포함한다.
반도체 박막(100)은 제1 도전 게이트의 전위에 의해 제1 도전 게이트 밑의 제1 반도체 영역과 제2 반도체 영역 사이의 제1 주면(101)과 제2 주면(102) 사이에 캐리어들의 공핍이 생기게 하는 두께 및 불순물 농도 관계의 조합을 갖는다.
본 발명에 의해 제공된 메모리 셀에서, 반도체 박막은 제1 반도체 영역(110)과 제2 반도체 영역(120) 사이에 개재되어 있고 103으로 표기된 반도체 박막부분으로부터 제3 반도체 영역(130)으로 확장되어 있고, 104로 표기된 반도체 박막의 이 확장된 부분 상에는 제2 게이트 절연막(320)이 형성되고 이 제2 게이트 절연막(320) 상에는 제2 도전 게이트가 형성되어 있다.
도 2a 및 도 2b에서, 참조부호 421은, 필요하다면, 제1 도전 게이트와 제2 도전 게이트를 절연시키기 위해 설치되는 게이트간 절연막을 나타낸다. 참조부호 400은 소위 필드 절연막이다. 참조부호 413 및 431은 제3 반도체 영역 상에 형성된 절연막 및 제1 도전 게이트 상의 절연막을 각각 나타낸다. 113, 123, 133, 313, 323은, 필요하다면, 제1, 제2, 제3 반도체 영역들에 이르고 제1 및 제2 게이트들에 이르는 콘택들로서 작용하도록 설치된다. 도 1은 도 2a의 Y-Y' 선을 따라 취한 단면도에 해당한다. 이러한 셀이 전술한 콘택들을 반드시 갖출 필요는 없다. 특히, 도전 게이트에 이르는 콘택은 도전 게이트가 빈번히 워드 라인의 일부를 구성하기 때문에 다수의 셀들 간에 공유될 수 있다.
제1 도전 게이트의 게이트 임계전압을 넘는 전위에 의해 제1 반도체 영역(110)과 제2 반도체 영역(120) 사이에 개재된 반도체 박막 부분에 제1 도전형 채널이 야기된다. 본 발명에서는, 반도체 박막 부분(103)을 제1 채널 형성 반도체 박막 부분이라 한다.
반도체 박막 확장부분(104)에는 역도전형의 캐리어들이 유발되거나, 역도전형의 캐리어들용의 채널이 제2 도전 게이트와 제3 반도체 영역간 전위 관계에 의해 형성된다. 확장부분(104)을 본 발명에서는 제2 채널 형성 반도체 박막부분이라 한다. 제2 도전 게이트에서 보아 역도전형인 캐리어 채널의 게이트 임계 전압을 조정하기 위해서 확장부분(104)에, 확장부분(104)과는 도전형이 다르거나 불순물 농도가 다른 부분(105)을 형성할 수도 있다. 본 발명에서, 전술한 "게이트 임계전압을 넘는 전위"라는 것은 트랜지스터가 n채널 트랜지스터인 경우 절대값이 정의 방향으로 게이트 임계 전압보다 큰 전위 및 트랜지스터가 p채널 트랜지스터인 경우엔 부의 방향으로 게이트 임계 전압보다는 절대값이 큰 전위를 의미한다.
제1 주면과 제2 주면간 거리를, 본 발명에서는 반도체 박막의 두께라 한다.
제2 도전 게이트와 제3 반도체 영역간 전위 관계의 제1 조합에 의해서, 제1 도전 게이트에서 본 제1 채널 형성 반도체 박막부분 내 제1 도전 채널의 게이트 임계 전압을 제1 값(Vth11)으로 변경하기 위해, 역도전형의 캐리어들(2)을 제2 채널형성 반도체 박막부분을 통해 제3 반도체 영역으로부터 제1 채널형성 반도체 박막 부분에 주입한다. 이 동작을 본 발명에서는 "기입"이라 한다.
제1 조합의 전위관계에 따라서, 제2 도전 게이트의 전위에서 제3 반도체 영역의 전위를 감하여 얻어진 값은 제3 반도체 영역으로부터 역도전형의 캐리어들이 이동되게 제2 채널형성 반도체 박막 부분 내 형성되는 채널의 게이트 임계전압 (Vth2r)을 초과한다. Vth2r은 제2 도전 게이트에서 본 게이트 임계전압이다.
역도전형의 캐리어들이 제1 채널형성 반도체 박막부분에 주입됨으로써, 제1 도전 채널이 생기도록 하는 제1 도전 게이트에 필요한 게이트 전압은 역도전형의 주입된 캐리어들의 수 혹은 전하들에 대응하는 레벨만큼 감소된다. 이것은 게이트 임계 전압이 등가로 공핍형 쪽으로 옮겨졌음을 의미한다. 게이트 임계 전압이 개선형의 범위 내에서 변경되었다면, 이것은 게이트 임계 전압의 절대값이 감소된 것임을 의미한다.
제1 전위 조합으로 복수 레벨 설정이 가능하다. 예를 들면, 제2 도전 게이트의 전위에서 제3 반도체 영역의 전위를 감하여 얻어진 값이 제3 도전 게이트에서 본 제3 반도체 영역으로서 역도전형 캐리어들이 이동되게 제2 채널형성 반도체 박막부분에 형성되는 채널의 게이트 임계전압(Vth2r)을 충분히 초과한다는 전제에서,게이트 전위에 관하여 제3 반도체 영역의 전위는 복수 레벨로 설정된다. 이에 따라, 제1 도전 게이트에서 본 제1 도전 채널의 게이트 임계전압을 기입용의 복수 레벨의 값들 Vth11, Vth12, Vth13,...로 변경하는 것이 가능하다. 요약하여 한 셀에 복수 비트 정보를 저장하는 것을 가능하게 한다.
제1 채널형성 반도체 박막에 주입된 역도전형 캐리어들(2)은 제1 도전형의 캐리어들과의 재결합으로 인해서, 혹은 자체 필드에 기인한 제1 채널형성 반도체 박막으로부터 유출됨에 따라 점차로 감소한다. 따라서, 제1 채널형성 반도체 박막부분 내 축적된 반대 도전 캐리어들의 양을 읽고 판독에 기초하여 재기입하는 것이 필요하다. 이것을 "리프레쉬"라 한다.
제2 도전 게이트와 제3 반도체 영역간 전위관계의 제2 조합에 의해, 제1 도전 게이트에서 본 제1 채널형성 반도체 박막부분 내 제1 도전 채널의 게이트 임계전압을 제2 값(Vth10)으로 변경하기 위해, 역도전형의 캐리어들(2)을 제1 채널형성 반도체 박막부분으로부터 제3 반도체 영역으로 끌어낸다. 이 동작을 본 발명에서는 "소거"라 한다.
제2 조합의 전위관계에 따라서, 제2 도전 게이트의 전위에서 제1 채널형성 반도체 박막부분에 주입된 역도전형의 전위를 감하여 얻어진 값은 제2 도전 게이트에서 본 제2 채널형성 반도체 박막부분 내 역도전형의 게이트 임계전압 (Vth2r)을 초과한다.
대안으로, 역도전형의 캐리어들을 제1 혹은 제2 반도체 영역으로 이끌어 들이는 방향의 전위(예를 들면, 정공들에 대해선 부의 방향으로 0.6V 이상)를 부여함으로써 소거 동작이 달성된다. 이 경우, 재결합을 통해 역도전형의 캐리어들의 감소를 가속화하기 위해서 제1 도전형의 캐리어들이 제1 채널형성 반도체 박막부분에 또한 공급된다. 이 소거동작에서, 공통 라인 혹은 비트 라인에 제2 반도체 영역 혹은 제1 반도체 영역이 접속된 모든 셀로부터 데이터가 소거된다.
본 발명의 메모리 셀에 저장된 정보는 역도전형의 캐리어들이 메모리 셀의 제1 채널형성 반도체 박막에 축적되어있는지 여부에 의해 혹은 축적량으로부터 판정된다. 저장된 정보를 이러한 식으로 판정하기 위해서, 제2 반도체 영역에 관한 제1 도전 게이트의 전압은 제1 게이트 임계 전압 및 제2 게이트 임계전압 중 하나 혹은 이들 모두를 초과하는 규정된 값으로 설정되고 제1 반도체 영역과 제2 반도체 영역간에 흐르는 전류가 큰지 아니면 작은지가 검출된다("작다는 것"은 제로를 포함한다). 예를 들면, 제2 반도체 영역에 관한 제1 도전 게이트의 전압은 제1 게이트 임계전압 내지 제2 게이트 임계전압 범위 내 레벨로 설정되고 제1 반도체 영역과 제2 반도체 영역 사이에 전류가 흐르는지 여부를 검출하여 저장된 정보를 판정한다.
제1 임계 전압들의 복수 레벨들이 기입되는 경우에, 저장된 데이터를 식별하기 위해서 제1 도전 게이트의 전압을 이들 레벨들 중에서 어떤 두 레벨 간 레벨로 설정한다. 대안으로, 제2 반도체 영역에 관한 제1 도전 게이트의 전압은 제1 게이트 임계 전압 및 제2 게이트 임계전압 모두를 초과하는 전압으로 설정되고 저장된 정보는 제1 반도체 영역과 제2 반도체 영역간에 흐르는 전류의 량으로부터 판정된다.
전류를 검출하기 위해서, 기준전류와 비교전류를 사용하는 비교검출, 혹은 비트라인 또는 다른 용량을 충전 혹은 방전하는 시정수에 의한 검출 등의 공지의 방법이 채용될 수 있다. 이 동작을 '독출'이라 한다.
독출동작을 통해, 제1 채널형성 반도체 박막부분의 에너지대 내 가전자대와 전도대의 전위는 역도전형의 캐리어들을 소거하는 방향으로 옮겨진다. 또한, 제1 채널형성 반도체 박막부분 내 축적된 역도전형 캐리어들의 재결합을 가속화시키고 경우에 따라서는 정보손실이 되게 하기 위해서 대량의 제1 도전형 캐리어들이 제1 채널형성 반도체 박막부분에 공급된다. 이 경우, 독출 직후에 리프레쉬 동작이 행해져야 한다.
도 1에 반도체 박막(100)은 이의 표면에 절연막(20)이 형성된 기판(10)에 의해 지지되어 있다. 대부분의 경우에, 기판(10)은 실리콘으로 형성되고 절연막(20)은 산화실리콘막이다. 표면에 절연층을 구비한 지지기판을 절연기판이라 한다. 이를테면 석영기판과 같이 완전히 절연물질로 형성된 절연기판 또한 지지기판으로서 사용될 수 있다. 대안으로서의 구조는 반도체 박막의 적어도 일 단부, 혹은 제1 반도체 영역이나, 제2 반도체 영역, 또는 제3 반도체 영역의 단부가 기판에 의해 지지되는 구조이다.
본 발명에서, 기입동작, 소거동작, 독출동작 중에 제1 도전 게이트의 전압 및 제2 도전 게이트의 전압을 주의하여 선택한다면, 각 동작모드에 동일한 전압을 사용할 수 있다. 그러면 제1 및 제2 도전 게이트들을 연속하게 혹은 도 3에 예를보인 바와 같이 공유되게 할 수 있다. 또한, 게이트 절연막들에 동일한 물질 및 두께를 채용할 수 있다. 결국, 제조단계 수 및 셀이 점유하는 면적이 감소된다. 이 경우, 본 발명의 기입동작 및 소거동작에 관한 설명에서 '제2 도전 게이트'를 '제1 도전 게이트'로 대치시킴으로써, 기입동작 및 소거동작을 실현하는 것이 가능해진다.
본 발명에서 어떤 조건 하에서 제1 게이트 임계 전압 값을 기입하고 어떤 또 다른 조건 하에서 제2 게이트 임계 전압 값을 기입하는 것이 또한 가능하다. 예를 들면, 제1 게이트 임계 전압은, 제3 반도체 영역의 전위가 제2 반도체 영역의 전위에 관하여 순방향으로 바이어스된 상태에서, 제2 도전 게이트의 전위에서 제3 반도체 영역의 전위를 감하여 얻어진 값이, 제2 도전 게이트에서 본 제3 반도체 영역으로부터 역도전형의 캐리어들이 이동되게 제2 채널형성 반도체 박막부분에 형성되는 채널의 게이트 임계 전압(Vth2r)을 초과할 때 기입된다. 반면, 제2 게이트 임계전압은 제3 반도체 영역의 전위가 제로로 바어이스되거나 제2 게이트 전압에 관하여 역방향으로 바이어스되었을 때 기입(소거와 같음)된다.
본 발명을 효과적으로 수행하는 바람직한 또 다른 실시예는 도 4a 및 도 3b에 도시한 메모리 셀이다. 메모리 셀은,
제1 주면(101)과 이 제1 주면에 면하는 제2 주면을 구비한 반도체 박막(부분들(103, 104)로 나뉘어져 있음);
반도체 박막의 제1 주면 상에 형성된 제1 게이트 절연막(210);
상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트(310);
상기 제1 도전 게이트에 걸쳐 서로 면하여 있고, 상기 제1 도전 게이트로부터 절연되어 있으며, 상기 반도체 박막과 접촉하여 있고, 제1 도전형을 갖는 제1 반도체 영역(110) 및 제2 반도체 영역(120);
반대되는 도전형을 가지며 상기 반도체 박막과 접촉하여 있는 제3 반도체 영역(130);
상기 제1 반도체 영역과 상기 제2 반도체 영역 사이에 개재된 상기 반도체 박막부분(제1 채널형성 반도체 박막부분)의 상기 제2 주면 상에 형성된 제3 게이트 절연막(230); 및
상기 제3 게이트 절연막(230)과 접촉한 제3 도전 게이트(330)를, 적어도 포함하는 것을 특징으로 한다. 본 발명에서 반도체 박막부분(104)은 제2 채널형성 반도체 박막부분이라고도 한다.
제1 채널형성 반도체 박막부분에 유기된 역도전형 캐리어들에 관하여 제3 도전 게이트에서 본 게이트 임계 전압인 게이트 임계 전압(Vth3r)을 초과하는 전위가 제3 도전 게이트에 부여되었다면 역도전형의 캐리어들이 제1 채널형성 반도체 박막 내에 안정하게 축적된다. 그러나, 소거 동작 후에 열적 여기, 정규 전계에서의 약간의 캐리어 증배 등에 의해 역도전형의 캐리어들이 점차로 발생되어 제1 채널형성 반도체 박막부분에 축적되므로, 이 경우에도 리프레시 동작이 필요하다.
도 4a는 본 실시예의 박막 메모리 셀의 평면도이고 도 4b는 도 4a의 평면도의 X-X'선을 따라 취한 단면도이다. 도 4a 및 도 4b에서, 참조부호 10은 지지기판을 나타내고, 20은 지지기판(10)의 표면상의 절연막을 나타낸다. 103 및 104는 각각 반도체 박막(100)의 부분인 제1 및 제2 채널형성 반도체 박막부분이다. 210 및 220은 반도체 박막부분들(103, 104) 상에 형성된 게이트 절연막들을 나타낸다. 도면에서 게이트 절연막들(210, 220)은 연속하여 있다. 310은 제2 도전 게이트로부터 또한 연속하여 있는 제1 도전 게이트를 나타낸다. 110 및 120은 각각 제1 및 제2 반도체 영역들이다. 130은 제3 반도체 영역을 나타낸다.
113 및 123은 각각 제1 및 제2 반도체 영역들에 이르는 배선 콘택들을 나타낸다. 133은 제3 반도체 영역에 이르는 배선 콘택을 나타낸다. 400은 배선 등 밑에 놓인 소위 필드 절연막이다. 431은 제1 도전 게이트 상에 절연막이고 410은 반도체 박막(100)과 절연막(20) 사이에 놓인 절연막을 나타낸다. 313은 제1 도전 게이트에 이르는 배선 콘택을 나타낸다. 333은 필요하다면 제3 도전 게이트에 이르도록 설치된 배선 콘택을 나타낸다.
각 셀이 전술한 콘택들을 구비하는 것이 항시 필요한 것은 아니다. 특히, 도전 게이트에 이르는 콘택은 도전 게이트가 빈번히 워드 라인의 일부를 구성하므로 다수의 셀들 간에 공유될 수 있다. 불순물 영역(105)은 제3 도전 게이트의 전계가 반도체 박막부분(103)보다 덜 반도체 박막부분(104)에 영향을 미친다면(즉, 제3 도전 게이트가 도 4b에 도시한 바와 같이 반도체 박막부분(104)과 중첩하지 않는다면, 혹은 제3 게이트 절연막(230)보다 두꺼운 절연막이 이들 사이에 개재된 상태에서 제3 도전막이 반도체 박막부분(104)과 중첩한다면), 항시 필요한 것은 아니다.
전술한 실시예들에서, 제1 및 제2 도전 게이트들은 제2 채널형성 반도체 박막의 불순물의 도전형 혹은 불순물 농도, 혹은 제2 도전 게이트 물질이 제1 채널형성 반도체 박막의 불순물의 유형 혹은 불순물 농도, 혹은 제1 도전 게이트 물질과 다르다면 다른 게이트 임계 전압들을 가질 수 있다. 제2 채널형성 반도체 박막부분에 주입된 역도전형 캐리어들은 제3 반도체 영역과는 반대되는 도전형의 캐리어들용의 채널에 관한 제2 도전 게이트의 게이트 임계 전압이 제1 도전 게이트의 게이트 임계 전압보다 개선형 방향으로 높은 레벨로 설정된다면 제3 반도체 영역으로 역으로 흐르는 것이 방지된다.
실시예
제1 도전형을 n형으로 하고 역도전형을 p형으로 하여 메모리 셀 동작을 이하 기술한다. 다음의 설명에서 제공되는 원리 및 효과는 기호 변경의 방향이 반대로 되겠지만, 제1 도전형이 p형인 경우에도 적용된다. 도 5a는 본 발명의 메모리 셀들 및 메모리 셀들의 어레이의 실시예에 대한 평면도이다. 도 5b는 도 5a의 평면도의 X-X'선을 따라 취한 단면도이다.
참조부호 10은 이 예에서 고저항의 n형 실리콘 <100> 평면 웨이퍼인 지지기판을 나타낸다. 20은 약 100nm의 두께를 가진 산화실리콘막이다. 103은 이 실시예에서 박막 메모리 셀(1000)의 제1 채널형성 반도체 박막부분으로서 작용하는 약 30nm 두께의 반도체 박막을 나타낸다. 104는 제2 채널형성 반도체 박막부분을 나타낸다. 105는 제2 채널형성 반도체 박막부분의 고 불순물 농도를 나타낸다. 110은 드레인(제1 반도체 영역)을 나타낸다. 114는 드레인 확장부이다. 120은 소스(제2 반도체 영역)이다. 124는 소스 확장부이다. 130은 역도전형의 제3 반도체 영역이다. 210은 2.7nm 두께의 제1 게이트 옥시나이트라이드 막이다. 220은 제2 게이트 옥시나이트라이드 막이다. 310 및 320은 제1 도전 게이트 및 이 제1 연속 게이트에 연속한 제2 도전 게이트이다. (300은 도전 게이트 박막으로서의 기호이다. 1001은 로컬(부분) 워드 라인으로서의 기능 기호이다).
210 및 220은 연속한 게이트들이다. 제1 도전 게이트는 이 실시예에서 길이가 약 100nm이고, 붕소가 첨가된 실리콘 박막으로부터 형성된다. 제1, 제2, 제3 반도체 영역들은 에피택셜 성장을 통해 반도체 박막 상에 형성된 반도체 막을 포함한다. 한 셀 내 제1 및 제2 채널형성 반도체 박막부분들(103, 104)은 이격 절연막(401)에 의해 인접 셀 내 제1 및 제2 채널형성 반도체 박막부분들(103, 104)로부터 이격되어 있다.
113은 제1 반도체 영역에 이르는 콘택이고, 콘택은 독출 비트 라인(1005)에 접속된다. 113은 제3 반도체 영역에 이르는 콘택을 나타내며, 콘택은 기입 비트 라인(1004)에 접속된다. 연속하여 있는 제1 및 제2 도전전극들(310(320))은 워드 방향으로 셀들 사이에 연속하여 연장되어 있어 부분적인 공통 라인(1003)을 형성한다. 제2 반도체 영역은 워드 방향으로 셀들 사이에 연장되어 있어 부분적인 공통 라인(1003)을 형성한다. 부분 워드 라인 및 부분 공통 라인은 직접적인 저항이 어레이 동작에 영향을 미치지 않는 한 연장되고, 각각은 선택 트랜지스터를 통해서 혹은 직접 전역의 워드 라인 및 전역의 공통 라인에 접속된다. 대형 용량 어레이에서, 전술한 두 유형들의 비트 라인들은 이들의 각각의 전력의 비트 라인들에 선택 트랜지스터를 통해 접속된다.
도 5a의 어레이 구성에서, 셀들(1000)은 미러 이미지 관계를 형성하도록 비트 방향으로 반복하여 배열된다. 결국, 비트 방향으로 서로 인접한 셀들 간에 콘택들(113, 133)이 공유된다. 제1 및 제3 반도체 영역들은 한 셀에서 비트 방향의 일 방향으로 이의 인접한 셀로 연속하여 있다. 이에 따라 어레이 면적이 감소된다. 도 5a는 워드 방향으로 두 개의 셀들 및 비트 방향으로 4개의 셀들로 해서, 총 8개의 셀들(셀(1000(j, k),...,셀(1000)(j+1, k+3))을 도시한 것이다. 셀들의 미러 이미지 배열을 후술하는 도 8의 실시예에서 채용된다.
이 실시예의 제조공정을 도 6a 내지 도 6g 및 도 5b의 단면도를 참조하여 이하 설명한다.
(a) 고저항 실리콘웨이퍼를 지지기판(10)으로서 사용하고, 약 100nm의 두께의 산화실리콘막(20) 및 약 2 x 1017atoms/cc의 n형 불순물 농도와 약 35nm의 두께를 갖는 실리콘 박막(100)을 기판 상에 적층하여 SOI 기판을 준비한다.
(b) 이와 같이 하여 얻어진 SOI 상에, 열 산화에 의해 약 7nm의 두께가 될 때까지 산화막(41)이 성장되게 하고 이 위에 약 50nm의 두께의 질화실리콘막(42)을 CVD로 형성한다. 그 후에, 메모리 셀들이 워드 방향 및 비트 방향으로 접속되는 영역들, 선택 트랜지스터 영역들 및 주변회로 영역들 등의 실리콘 박막의 필요한 부분들을 남겨두도록 공지의 포토리소그래피에 의해 포토레지스트 패턴(51)을 형성한다.
(c) 포토레지스트 패턴(51)을 마스크로서 사용하여, 산화실리콘막에 관하여 선택비를 제공하는 에칭조건 하에서 질화실리콘막을 에칭한다. 이어서, 포토레지스트 패턴을 제거하고 기판표면을 세정한다. 질화실리콘막의 제거에 의해 노출된 산화실리콘막의 노출된 표면을, 산화실리콘막(401)이 약 60nm의 두께로 성장할 때까지 열에 의한 산화로 산화시킨다. 이 단계를 통해서, 실리콘 박막(100)이 여러 부분으로 분할되어 앞에서 주어진 필요한 부분들이 남게 된다.
대안으로, 공지의 STI(얕은 트렌치 분리) 기술을 사용하여 실리콘 박막을 분할할 수도 있다. 평면방향으로 실리콘 박막을 분할하는 절연막을 절연 분리막(401)이라 한다.
질화실리콘막(42)을 고온의 인산 기반 에칭액으로 제거하고 산화 실리콘막(41)은 버퍼 불화수소산 기반의 에칭액으로 제거하여 실리콘 박막(100)의 표면을 노출시킨다.
실리콘 박막(100)의 표면에 열 산화에 의해 2.7nm의 두께로 산화실리콘막(200)이 형성된다. 이후에, ECR(Electron Cyclotron Resonance), ICP(Inductively Coupled Plasma), 등 이 외 고밀도 플라즈마 장치를 사용해서, 질소가스, 수소가스, 혹은 크세논 가스의 플라즈마로부터 질소 래디컬을 기판표면에 유입시키고 기판온도를 400℃로 설정함으로써 5 내지 7%의 질화비로 표면을 질화한다. 이어서, 기판을 고순도 질소가스 분위기 내에 이송시키고 표면 결함들을 어닐링하기 위해 질소 내에서 800℃로 열처리를 행한다. 이와 같이 질화된 산화실리콘막은 제1 및 제2 게이트 산화막으로서 사용된다.
(d) 다음에, 도전 게이트 박막(300)을 피착에 의해 형성한다. 초기의 10nm 등에 대해서는, 순수 실리콘을 피착하여 순수 실리콘 박막(301)을 형성한다. 이어서, 붕소가 첨가된 실리콘 박막(302)을 200nm의 두께로 피착에 의해 형성한다. 사용된 물질가스는 모노실란(SiH4) 및 디보란(B2H6)이다. 이 위해 피착에 의해 약 100nm의 두께로 질화실리콘막(43)이 형성된다. 상기 붕소 첨가에 대해서는 이온주입이 채용될 수도 있다.
ArF 리소그래피 혹은 전자 빔 리소그래피와 같은 공지의 기술을 사용하여, 약 100nm의 게이트 길이를 갖는 도전성 게이트/로컬 워드 라인용의 게이트 형상 포토레지스트 패턴을 상기 질화실리콘막/도전 게이트 박막 상에 형성한다. 포토리소그래피 패턴을 마스크로서 사용하여 실리콘질화막 및 도전 게이트 박막을 이 순서로 RIE 기술로 에칭한다.
포토리소그래피에 의해 형상화된 포토레지스트막과 질화실리콘막/도전 게이트 박막을 선택 마스크들로서 사용하여, 저가속 전압(비소에 대해선 약 15KeV)으로 이온주입에 의해, n형 드레인(제1 반도체 영역)의 확장영역(114) 및 소스(제2 반도체 영역)의 확장영역(124)을 선택적으로 형성한다. 이온주입에서, 약 1 x 1019atoms/cc(약 3 x 1013atoms/cm2임)의 불순물 농도를 얻도록 주입량을 설정한다.
유사하게, 포토리소그래피에 의해 형상화된 포토레지스트막과 질화실리콘막/도전 게이트 박막을 선택 마스크들로서 사용하여, 약 8.5 x 1012atoms/cc의 주입량으로 제3 반도체 영역을 형성하는 부분에 비소를 선택적으로 주입시킨다. 이와 같이 하여, 고 불순물 농도 영역(105)이 제2 채널형성 반도체 박막부분에 형성되므로 후속단계에서 형성된 제3 반도체 영역과 접촉하게 된다. 이것은 제2 도전 게이트에서 본 제3 반도체 영역으로부터의 정공들용의 채널의 게이트 임계전압(Vth2r)을 개선 측으로 옮긴다.
(e) 공지의 게이트 측벽 절연막 공정을 사용하여, 각각이 약 30nm의 두께를 갖는 절연막 측벽들(403)을 제1 및 제2 도전 게이트들의 측면들 상에 형성한다. 측벽들은 약 7nm의 두께의 질화실리콘막(404) 및 약 23nm 두께의 산화실리콘막(405)으로 구성된 2층 적층이다. 이 단계에서, 질화실리콘막(404)이 반도체 박막 상에 남겨진다.
리소그래피를 사용해서, 제3 반도체 영역을 형성할 부분에 개구를 갖는 포토레지스트 패턴을 형성한다. 이어서, 포토레지스트를 제거하고 개구에 잔류한 산화실리콘막을 습식 에칭한 후, 수소 종단처리(hydrogen termination)를 행한다.
붕소가 첨가된 실리콘 결정막(135)을 약 100nm의 두께가 될 때까지 개구 내에 선택적으로 성장시킨다. 붕소 농도는 약 4 x 1019atoms/cc이다. 850℃에서 열 산화를 통해, 약 30nm 두께의 산화막(406)이 p형 실리콘 결정막의 상면과 측면 상에 성장되게 한다. 실제로는 이 때 실리콘 결정막(135)에서 반도체 박막(100)으로 붕소가 확산되어 135 밑에 있는 반도체 박막의 부분이 p형 도전형으로 된다. 도6e에서, 이 부분은 선택적으로 성장된 실리콘 결정막으로부터 구별된다.
(f) 반도체 박막(100)의 메모리 셀 부분들 상에 남겨진 질화실리콘막을 RIE로 에칭한다. 에칭표면상에 잔류한 산화실리콘막을 습식 에칭한 후 수소 종단처리를 행한다. 질화실리콘막을 에칭할 때, 반도체 영역(130)을 형성하기 위해 선택적으로 성장된 결정박막의 측면 상의 산화막(406) 밑의 질화실리콘막의 부분은 제외된다.
비소가 첨가된 실리콘 결정막들(115, 125)을 약 100nm의 두께로 개구에 선택적으로 각각 성장시킨다. 비소농도는 약 5 x 1020atoms/cc이다. 측면 상의 산화막(406)은 p형 고 불순물 농도 실리콘 결정막(135)을 n형 고 불순물 농도 실리콘 결정막들(115, 125)로부터 분리시킨다.
전술의 선택적 결정 성장 대신에, 마스크들로서 포토레지스트 패턴 및 도전 게이트 박막과 이 위의 질화실리콘막을 사용한 선택적 이온 주입을, 제1, 제2, 제3 반도체 영역들을 형성하는 데에 채용할 수도 있다.
결정성장 및 후속의 가열단계 중에, 선택적 결정성장을 통해 얻어진 이들 실리콘 결정막들의 불순물들이 결정막들 및 반도체 박막이 만나는 지점들부터 시작하여 반도체 박막(100)으로 확산된다. 결국, 제3 반도체 영역(130), 제1 반도체 영역(110), 및 제2 반도체 영역(120)이 동시에 형성되며 실리콘 결정 박막들이 선택적 결정 성장에 의해 형성된다.
(h) 도전 게이트 박막(300) 상의 질화실리콘막(43)에 고온 인산 등에 의해습식 에칭을 행한다. 이어서 표면을 세정하고 니켈을 증발에 의해 약 20nm의 두께로 피착하고 다음에 소결을 행한다. 반응되지 않은 절연막 위의 니켈을 산으로 에칭하여 니켈 실리사이드층을 남겨놓는다. 고온 소결을 통해, 제1 반도체 영역(드레인) 상에 실리사이드층(110s)이 형성되고, 제2 반도체 영역(소스) 상에 실리사이드층(120c)이 형성되며, 게이트 박막 상에 실리사이드층(300s)이 형성된다.
CVD에 의해 표면상에 배선 층간 절연막(440)으로서 산화실리콘막을 형성한다. 콘택 홀들을 필요로 되는 막 내에 개구하여 콘택 플러그들(133, 113)을 질화티탄, 텅스텐 등으로부터 형성한다. 이어서 TiN막 및 텅스텐 박막을 증발에 의해 형성한다. 로컬 배선 비트라인(1004) 및 로컬 독출 비트라인(1005)을 얻기 위해 배선패턴을 포토리소그래피 및 RIE(반응성 이온 에칭)에 의해 형성한다(이 때, 도 5b의 상태에 도달된다). 그 후에, 필요로 되는, 층간 절연막과, Al 와이어, 구리 와이어 등으로 구성된 복수층 배선을 형성하고, 마지막으로 패시베이션 막을 형성한다.
이 실시예의 특징은 (1) 제3 반도체 영역과 제1 반도체 영역이 선택적 에피택셜 성장에 의해 얻어지는 결정 박막의 측면 상에 형성되는 절연막(406)에 의해 절연된다는 것과, (2) 제3 반도체 영역으로부터 제1 채널형성 반도체 박막부분에 이르는 역도전형 캐리어 채널까지, 역도전형 캐리어 채널로 유입시키기 위한 게이트 임계 전압이 제1 채널형성 반도체 박막부분과는 다르다는 것이다.
제3 반도체 영역으로부터 제1 채널형성 반도체 박막부분에 이르는 역도전형 캐리어 채널은 제1 채널형성 박막부분과 접촉한 고 불순물 농도영역(105)을 가로지르기 때문에, 제2 채널형성 박막부분의 불순물 농도는 제1 채널형성 박막부분의 불순물 농도와는 다르다. 이에 따라, 역도전형의 캐리어들을 유기하는 게이트 임계전압은 제3 반도체 영역으로부터 제1 채널형성 반도체 박막부분에 이르는 역도전형 캐리어 채널과 제1 채널형성 박막부분 간에 서로 상이하다.
역도전형의 캐리어들에 대한 장벽이 전술한 바와 같이 제1 채널형성 반도체 박막부분과 제3 반도체 영역 사이에 형성된다면, 제1 도전형의 캐리어들을 유기하는 방향으로의 전압이 제1 도전 게이트에 인가되는 곳에서 독출시 제3 반도체 영역으로 다시 인입되는 역도전형의 캐리어들의 량을 감소시킨다. 그러므로, 축적된 정보를 소거할 우려 없이 독출이 실행될 수 있다.
도 5a 및 도 5b에 도시한 실시예에서, 길이방향으로 배열된 셀들의 제1 반도체 영역들은 독출 비트라인(1005)에 접속되고 이들 셀들의 제3 반도체 영역들은 배선 비트라인(1004)에 접속된다. 측방향으로 배열된 셀들의 제1 및 제2 공통 도전 게이트들은 워드라인(1001)에 접속된다. 측방향으로 배열된 셀들의 제2 반도체 영역들은 공통라인(1003)에 접속된다. 독출 비트 라인 및 기입 비트 라인은 길이방향으로 확장하는 반면 워드 라인 및 공통 라인은 측방향으로 연장된다. 셀들의 정렬 및 비트라인과 워드라인의 수직 및 수평 관계는 어떠한 문제도 야기함이 없이 반대로 될 수 있다.
전술의 실시예에 따라 제조되는 단일 셀의 동작에 대해 이하 설명한다. 제3 반도체 영역의 전위에 관한 제2 도전 게이트의 전위를 제2 도전 게이트 밑의 역도전형 캐리어 채널의 임계전압(Vthr2)을 초과하는 레벨로 설정함으로써 이 셀에 기입된다.
전술의 제조공정에 의해 제조된 셀에서, Vthr2는 제2 반도체 영역의 전위가 0V일 때 약 -0.5V이므로 제3 반도체 영역의 전위를 0.2 내지 0.3V로 설정하고 제2 도전 게이트는 -0.3 내지 -0.4V로 설정하는 것이 바람직하다. 데이터를 유지하기 위해서, 제2 도전 게이트를 0 내지 0.2V로 설정하고 제1 반도체 영역을 제2 반도체 영역과 동일한 전위로 설정하는 것이 바람직하다.
데이터를 소거하기 위해서, 제2 반도체 영역은 -0.6V 이하로 설정되거나(제1 반도체 영역의 전위는 0V이고 제1 도전 게이트는 0V일 때), 또는 제3 반도체 영역의 전위는 0 내지 -0.4V로 설정되고 제2 도전 게이트의 전위는 -0.55V 이하로 설정된다. 따라서, 제1 채널형성 반도체 박막부분에 축적된 역도전형 캐리어들(정공들)은 제2 반도체 영역 혹은 제3 반도체 영역으로 가게 된다.
데이터를 독출하기 위해서, 제1 반도체 영역과 제2 반도체 영역간에 흐르는 전류가 큰지 혹은 작은지 여부는 데이터가 소거된 셀 내 제1 도전 게이트의 약 제1 도전형 캐리어 게이트 임계 전압 Vth10(많아야 0.2V 더 큼)의 전압을 제1 도전 게이트에 인가함으로써 검출된다. 복수 값들을 저장하는 경우엔, Vth10과 Vth11간 전압, Vth11과 Vth12간 전압, Vth12와 Vth13간 전압,...을, 저장된 정보를 검출하기 위해 제1 도전 게이트에 인가한다. 제1 반도체 영역과 제2 반도체 영역간에 인가되는 전압은 0.2V 내지 0.9V이다. 데이터가 기입되는 셀의 전류와 데이터가 소거되는 셀의 전류 간 중간 전류를 기준으로서 사용하기 위해 취해진다. 한 저장된 임계전압과 또 다른 저장된 임계 전압 간 전압이 제1 도전 게이트에 인가되는 경우에, 셀 전류의 유무로부터 정보가 판정된다.
제1 채널정보 반도체 박막부분의 고 전계 영역에서 발생되는 반대 극성의 캐리어들에 의해 야기되는 기입 에러를 방지하기 위해서는, 제1 반도체 영역과 제2 반도체 영역간에 전압(박막이 실리콘인 경우엔 1.1V)으로 변환되는 반도체 박막의 에너지 갭 값 이상의 전압을 인가하는 것을 피하는 것이 보다 안전하다.
실시예 1에서, 도 5a 및 도 5b에서 본 발명의 셀들은 메모리 어레이를 얻기 위해서 도 7의 등가 회로도에 도시한 바와 같이 접속된다. 메모리 어레이는 다음의 표 1에 나타낸 전압들의 조합에 의해 동작된다. 이 어레이는 데이터가 또 다른 워드의 셀들로부터 독출되는 동안 워드의 셀들에 데이터가 기입될 수 있기 때문에 특정 사용을 위한 메모리로서 적합하다. 어레이는 또한 고속 리프레쉬 동작에 적합하다. 표 1은 어레이가 1.2V의 단극 전원에 의해 동작될 때에 워드 라인, 기입 비트 라인, 독출 비트 라인, 및 공통라인 간 전압 관계를 나타낸 것이다. 단극 전원에 관한 동작은 공통라인을 정의 전위, 통상 0.5V로 바이어스함으로써 가능해진다.
표 1
본 발명의 실시예 1에 따른 메모리 어레이의 동작 전압 예.
선택된 셀 전압(V) 비선택된 셀 전압(V)
기입 소거 독출 유지 기입 소거 독출 유지
CW CB CW CB CW CB
워드라인 0.1 0 1.2 0.5 0.1 0.5 0 0.5 1.2 0.5 0.5
기입 비트라인 0.7 0 0.5 0.5 0.5 0.7 0 0 0.5 0.5 0.5
독출 비트라인 0.5 0.5 0.8 0.5 0.5 0.5 0.5 0.5 0.5 0.8 0.5
공통라인 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5
CW(공통 워드): 워드라인을 공유하는 셀들
CB(공통 비트): 비트라인을 공유하는 셀들
표 1에 나타낸 동작에서, 데이터는 소거시 동일 워드 라인에 접속되는 모든 셀들로부터 소거된다. 한 라인의 전압의 수락 가능한 변동은 또 다른 라인의 전압이 표준값을 갖고 있을 때 ±0.1V 이내 이다. 매 라인의 전압이 동일 방향으로 변한다면, 수락 가능한 전위 변동은 더 크다.
각 라인의 전위와 공통라인의 전위 간 차가 표 1에 나타낸 관계를 만족한다면 충분하다. 따라서, 표 2처럼 나타낼 수도 있다.
표 2
본 발명의 실시예 1에 따른 메모리 어레이의 동작 전압 예의 상대적 표현
선택된 셀 전압(V)
기입 소거 독출 유지
워드라인 공통라인 전위-0.4 공통라인 전위-0.5 공통라인 전위 +0.7 공통라인 전위
기입 비트라인 공통라인 전위+0.2 공통라인 전위 공통라인 전위 공통라인 전위
독출 비트라인 공통라인 전위 공통라인 전위 공통라인 전위+0.3 공통라인 전위
본 발명의 메모리 셀들을 위한 어레이 구조에 따라서, 제3 반도체 영역 및 제1 반도체 영역은 동일 비트 라인에 접속된다(한 비트라인은 도 5a 및 도 5b의 메모리 어레이에서 기입 비트라인 및 독출 비트라인으로서 겸용된다).
이 어레이 구조에 의해서 어레이 면적을 감소시키는 것이 가능해진다. 도 8은 이 어레이 접속에서 사용되는 메모리 셀들의 평면도이고 이의 셀 면적은 6F2내지 4F2이다. 4F2의 셀 면적을 달성하기 위해서, 장기정렬 콘택 기술이 필요하다.
도 8의 어레이에 셀 배열은 도 5a 및 도 5b의 것과 유사한데, 한 셀 내 도전 게이트들은 제1, 제2, 제3 반도체 영역들 위에 있고, 이 위치 관계는 길이방향으로 모든 다른 셀에서 반대로 되어 있는 한편, 한 셀 내 제1, 제2, 및 제3 반도체 영역들은 수직 방향으로 이의 인접 셀들 내 것들에 연속하여 있다. 예를 들면, 길이방향으로 제k 셀의 제1 및 제3 반도체 영역들은 제 k+1 셀 내의 것들에 연속하다. 제j 셀의 제2 반도체 영역은 제 j+1 셀의 것에 연속하다. 한 셀 내 제1 반도체 영역과 워드 방향으로 이 한 셀에 인접한 셀 내 제1 반도체 영역은 이들의 인접 셀의 제3 반도체 영역에 의해 역방향 바이어스 및 약간의 순방향 전압에 관하여 서로간에 전기적으로 절연된다.
제1 반도체 영역 및 제3 반도체 영역을 포함하는 워드방향으로 확장하는 반도체 박막(100)은 물리적으로 연속하다. 한편, 도 5a 및 도 5b에 도시한 예에서, 워드방향으로 인접한 셀들 내 제1 반도체 영역들은 절연막에 의해 이격되어 있다. 그러나, 기입 비트라인과 독출 비트라인간 거리가 예를 들면 서로 다른 배선층들로부터의 두 개의 비트라인들을 형성함으로써 좁아진다면, 도 5a 및 도 5b는 반도체 박막이 제1 반도체 영역측으로도 연속하고 제1 반도체 영역이 제3 반도체 영역에 의해 전기적으로 절연되는 구조를 취할 수도 있다.
어느 경우이든, 한 셀의 제1 채널형성 반도체 박막부분 또는 제2 채널형성 반도체 박막부분은 워드방향으로 이 한 셀에 인접한 셀의 것으로부터 이격된다.
도 8의 평면도에서도, 제1 도전 게이트 및 제2 도전 게이트는 연속하며 측방향으로 인접한 셀의 제1 또는 제2 도전 게이트에 더욱 연속하다. 게이트는 직렬 저항성분을 갖고 있으므로 동작속도가 제한된다. 이를 향상시키기 위해서, 주 워드라인으로서 금속 와이어를 사용하고 이 금속 와이어를 직렬저항이 제한 값이 이르기 전에 일군의 셀들(예를 들면, 하나의 군은 32 내지 512개의 셀들로 구성됨)의 도전 게이트들에 접속된다.
실시예 2에서, 도 8의 본 발명의 셀들은 메모리 어레이를 얻기 위해서 도 9의 등가 회로도에 도시한 바와 같이 접속된다. 실시예 2의 메모리 어레이는 아래의 표 3에 나타낸 전압들의 조합에 의해 동작된다.
표 3은 어레이가 1V의 단극 전원에 의해 동작될 때 워드라인, 비트라인, 및 공통라인 간 전압관계의 예를 나타낸다. 단극 전원에 관한 동작은 정의 전위, 통상 0.5V로 공통라인을 바이어스함으로써 가능해진다.
표 3
본 발명의 실시예 2에 따른 메모리 어레이의 동작 전압 예.
선택된 셀 전압(V) 비선택된 셀 전압(V)
기입 독출 유지 기입(CW) 기입(CB) 독출 유지
"1" "0" "1" "0" CW CB
"1" "0"
워드라인 0 0 1.0(제1) 0.3 0 0 0.3 0.3 1.0 0.3 0.3
비트라인 0.6 0 0.5 0.3 0.3 0.3 0.6 0 0.3 0.5 0.3
공통라인 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3 0.3
CW(공통 워드): 워드라인을 공유하는 셀들
CB(공통 비트): 비트라인을 공유하는 셀들
독출시 워드라인은 비트라인 전압 전에 공급된다.
한 라인의 전압의 수락 가능한 변동은 또 다른 라인의 전압이 표준값을 갖고 있을 때 ±0.1V 범위 내이다. 모든 라인의 전압이 동일 방향으로 변동된다면, 수락 가능한 전위 변동이 더 커진다.
각 라인의 전위와 공통라인의 전위 간 차가 표 3에 나타낸 관계를 만족한다면, 충분하다. 따라서, 표 4와 같이 나타낼 수도 있다.
표 4
본 발명의 실시예 2에 따른 메모리 어레이의 동작 전압 예의 상대적 표현
선택된 셀 전압(V)
기입 독출 유지
"1" "0"
워드라인 공통라인 전위-0.3 공통라인 전위-0.3 공통라인 전위+0.7(제1) 공통라인 전위
비트라인 공통라인 전위+0.3 공통라인 전위-0.3 공통라인 전위+0.2 공통라인 전위
본 발명에서, 반도체 박막은 실리콘 게르마늄 단결정 박막이거나 실리콘 단결정 박막 이외의 스트레인 실리콘/실리콘 게르마늄 적층일 수도 있다. 게이트 절연막은 산화실리콘막 이외에, 실리콘 옥시나이트라드막, 질화실리콘막, 알루미늄막, 산화하르늄막, 실리콘-산화하프늄 혼합 막, 산화 지르코늄막, 혹은 실리콘-산화 지르코늄 혼합 막일 수 있다. 도전 게이트들은 다결정실리콘막이나 실리콘 게르마늄막 이외에, 텅스텐막, 질화티탄막, 혹은 티탄/질화티탄 적층일 수 있다. 제1, 제2, 및 제3 반도체 영역들은 반도체 박막만이 아니라 반도체 박막 위에도 형성될 수 있고, 이 위에 금속 실리사이드막 혹은 금속 박막을 적층을 형성하기 위해 부가할 수도 있다. 이에 따라 본 발명은 이 기술에 숙련된 자에게 용이하게 되는 수정범위 내에서 실행될 수 있다.
제1, 제2, 및 제3 반도체 영역들은 이 명세서에서 반도체 박막과 "접촉하는 것"으로서 기술되었다. 이 접촉상태는 불순물 원자들을 반도체 박막에 도입하여 막 내에 제1, 제2, 및 제3 반도체 영역들을 형성하거나, 피착에 의해 반도체 박막 상에 제1, 제2, 및 제3 반도체 영역들을 형성함으로써 얻어진다.
본 발명은 제1 채널형성 반도체 박막부분에 제2 주면 혹은 측면을 용량 결합함으로써, 저장된 데이터가 보다 장기간 유지되고 축적된 역도전형의 량이 증가되게 한 구조를 채용할 수도 있다.
본 발명은 PDSOI 및 FDSOI에 모두 적용할 수 있고, FDSOI에 적용할 땐, 본 발명은 종래 기술에서는 얻어지기가 어려웠던 효과를 제공할 수 있다.
본 발명은 PDSOIMIS구조만이 아니라, FDSOIMOS 구조 및 FDSONMIS 구조를 갖는 메모리 셀, 및 이 메모리 셀을 사용한 메모리 어레이를 제공할 수 있다. 메모리 셀은 대형 커패시터를 필요로 하지 않는다.
메모리는 저 전력으로 동작할 수 있는 FDSOI 로직과 함께 실장될 수 있고, 메모리의 동작전압은 저 전력 로직의 범위에 맞는 범위 내에 있다.
셀이 소위 이중 게이트 MIS 구조를 취한다해도, 역도전형의 캐리어들은 셀의 제3 도전 게이트에 부여된 전위에 의해 메모리 셀에 확실하게 축적된다.

Claims (35)

  1. 박막 메모리 셀에 있어서,
    제1 주면(principal surface)과 이 제1 주면과 면하여 있는 제2 주면을 구비한 반도체 박막;
    상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트;
    상기 제1 도전 게이트에 걸쳐 서로 면하여 있고, 상기 제1 도전 게이트와는 절연되어 있으며, 상기 반도체 박막과는 접촉하여 있고, 제1 도전형을 갖는, 제1 반도체 영역 및 제2 반도체 영역; 및
    역도전형을 가지며 상기 반도체 박막과 접촉하여 있는 제3 반도체 영역을 포함하고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역간에 개재된 상기 반도체 박막의 부분은 제1 채널형성 반도체 박막부분을 형성하며,
    상기 반도체 박막은 상기 제1 채널형성 반도체 박막부분과 역도전형의 상기 제3 반도체 영역간에 확장하여 제2 채널형성 반도체 박막부분을 형성하고,
    상기 반도체 박막의 상기 확장된 부분 상에는 제2 게이트 절연막이 형성되고 상기 제2 게이트 절연막 상엔 제2 도전 게이트가 형성된 것을 특징으로 하는 박막 메모리 셀.
  2. 제1항에 있어서, 상기 제1 도전 게이트 및 상기 제2 도전 게이트는 연속한 것을 특징으로 하는 박막 메모리 셀.
  3. 제1항에 있어서, 상기 제2 게이트 절연막 및 상기 제2 도전 게이트는 상기 제1 게이트 절연막 및 상기 제1 도전 게이트에 연속한 것을 특징으로 하는 박막 메모리 셀.
  4. 제1항에 있어서, 상기 반도체 박막의 상기 확장된 부분은, 상기 제1 반도체 영역과 상기 제2 반도체 영역간에 개재된 상기 반도체 박막부분의 불순물 농도와는 다른 불순물 농도를 갖는 부분을 구비하는 것을 특징으로 하는 박막 메모리 셀.
  5. 제1항에 있어서, 상기 반도체 박막의 상기 확장된 부분은, 상기 제1 반도체 영역과 상기 제2 반도체 영역간에 개재된 상기 반도체 박막부분의 도전형과는 다른 도전형을 갖는 부분을 구비하는 것을 특징으로 하는 박막 메모리 셀.
  6. 박막 메모리 셀에 있어서,
    제1 주면과 이 제1 주면과 면하여 있는 제2 주면을 구비한 반도체 박막;
    상기 반도체 박막의 상기 제1 주면 상에 형성된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 형성된 제1 도전 게이트;
    상기 제1 도전 게이트에 걸쳐 서로 면하여 있고, 상기 제1 도전 게이트와는절연되어 있으며, 상기 반도체 박막과는 접촉하여 있고, 제1 도전형을 갖는, 제1 반도체 영역 및 제2 반도체 영역; 및
    역도전형을 가지며, 상기 제1 반도체 영역과 상기 제2 반도체 영역이 서로 면한 방향에 거의 직각으로 가로지르는 방향으로 상기 제1 도전 게이트 밑의 영역의 부분 내 상기 반도체 박막과 접촉한 제3 반도체 영역을 포함하고,
    상기 제1 반도체 영역과 상기 제2 반도체 영역간에 개재된 상기 반도체 박막의 부분은 제1 채널형성 반도체 박막부분을 형성하며,
    상기 반도체 박막은 상기 제1 채널형성 반도체 박막부분과 역도전형의 상기 제3 반도체 영역간에 확장되어 제2 채널형성 반도체 박막부분을 형성하는 것을 특징으로 하는 박막 메모리 셀.
  7. 제6항에 있어서, 상기 제2 채널형성 반도체 박막부분은, 상기 제1 채널형성 반도체 박막부분의 불순물 농도와는 다른 불순물 농도를 갖는 부분을 구비하는 것을 특징으로 하는 박막 메모리 셀.
  8. 제6항에 있어서, 상기 제2 채널형성 반도체 박막부분은, 상기 제1 채널형성 반도체 박막부분의 도전형과는 다른 도전형을 갖는 불순물 부분을 구비하는 것을 특징으로 하는 박막 메모리 셀.
  9. 제1항에 있어서, 상기 반도체 박막은 절연기판 상에 형성된 것을 특징으로하는 박막 메모리 셀.
  10. 제1항에 있어서, 상기 반도체 박막의 적어도 일 단부는 기판에 의해 지지된 것을 특징으로 하는 박막 메모리 셀.
  11. 제1항에 있어서, 상기 제1 반도체 영역과 상기 제2 반도체 영역간에 상기 반도체 박막이 개재되는 부분에서 상기 제2 주면 상에 형성된 제3 게이트 절연막을 더 포함하는 것을 특징으로 하는 박막 메모리 셀.
  12. 제11항에 있어서, 상기 반도체 박막을 지지하는 기판의 표면 부분은 제3 도전 게이트로서 작용하는 것을 특징으로 하는 박막 메모리 셀.
  13. 박막 메모리 어레이에 있어서,
    복수의 워드 라인들;
    상기 워드라인들로부터 절연되고 이 워드라인들과 교차하는 복수의 기입 비트라인들;
    복수의 공통라인들; 및
    제12항의 복수의 메모리 셀들을 포함하고,
    상기 복수의 워드라인들 중 하나, 상기 복수의 기입 비트라인들 중 하나, 및 상기 한 기입 비트라인을 따라 이어진 독출 비트라인이 서로 교차하는 부분에서,상기 복수의 메모리 셀들 중 한 셀의 제1 및 제2 도전 게이트들이 상기 복수의 워드라인들 중 한 워드 라인에 접속되고,
    상기 한 메모리 셀의 상기 제1 반도체 영역은 상기 복수의 독출 비트라인들 중 한 독출 비트라인에 접속되고,
    상기 한 메모리 셀의 상기 제2 반도체 영역은 상기 복수의 공통라인들 중 한 공통라인에 접속되고,
    상기 한 메모리 셀의 상기 제3 반도체 영역은 상기 복수의 기입 비트라인들 중 한 기입 비트라인에 접속된 것을 특징으로 하는 박막 메모리 어레이.
  14. 박막 메모리 어레이에 있어서,
    복수의 워드 라인들;
    상기 워드라인들로부터 절연되고 이 워드라인들과 교차하는 복수의 기입 비트라인들;
    상기 기입 비트라인들 측 옆에서 이어진 복수의 독출 비트라인들;
    복수의 공통라인들; 및
    제12항의 복수의 메모리 셀들을 포함하고,
    상기 복수의 워드라인들 중 하나, 상기 복수의 기입 비트라인들 중 하나, 및 상기 한 기입 비트라인을 따라 이어진 독출 비트라인이 서로 교차하는 부분에서, 상기 복수의 메모리 셀들 중 한 셀의 제1 도전 게이트가 상기 복수의 워드라인들 중 한 워드 라인에 접속되고,
    상기 한 메모리 셀의 상기 제1 반도체 영역은 상기 복수의 독출 비트라인들 중 한 독출 비트라인에 접속되고,
    상기 한 메모리 셀의 상기 제2 반도체 영역은 상기 복수의 공통라인들 중 한 공통라인에 접속되고,
    상기 한 메모리 셀의 상기 제3 반도체 영역은 상기 복수의 기입 비트라인들 중 한 기입 비트라인에 접속된 것을 특징으로 하는 박막 메모리 어레이.
  15. 박막 메모리 어레이에 있어서,
    복수의 워드 라인들;
    상기 워드라인들로부터 절연되고 이 워드라인들과 교차하는 복수의 기입 비트라인들;
    복수의 공통라인들; 및
    제12항의 복수의 메모리 셀들을 포함하고,
    상기 복수의 워드라인들 중 하나, 및 상기 복수의 기입 비트라인들 중 하나가 서로 교차하는 부분에서, 상기 복수의 메모리 셀들 중 한 셀의 제1 및 제2 도전 게이트들이 상기 복수의 워드라인들 중 한 워드 라인에 접속되고,
    상기 한 메모리 셀의 상기 제1 반도체 영역 및 상기 제3 반도체 영역은 상기 복수의 비트라인들 중 한 비트라인에 접속되고,
    상기 한 메모리 셀의 상기 제2 반도체 영역은 상기 복수의 공통라인들 중 한 공통라인에 접속된 것을 특징으로 하는 박막 메모리 어레이.
  16. 박막 메모리 어레이에 있어서,
    복수의 워드 라인들;
    상기 워드라인들로부터 절연되고 이 워드라인들과 교차하는 복수의 기입 비트라인들;
    복수의 공통라인들; 및
    제12항의 복수의 메모리 셀들을 포함하고,
    상기 복수의 워드라인들 중 하나, 및 상기 한 비트라인 중 하나가 서로 교차하는 부분에서, 상기 복수의 메모리 셀들 중 한 셀의 제1 도전 게이트가 상기 복수의 워드라인들 중 한 워드 라인에 접속되고,
    상기 한 메모리 셀의 상기 제1 반도체 영역 및 상기 제3 반도체 영역은 상기 복수의 비트라인들 중 한 비트라인에 접속되고,
    상기 한 메모리 셀의 상기 제2 반도체 영역은 상기 복수의 공통라인들 중 한 공통라인에 접속된 것을 특징으로 하는 박막 메모리 어레이.
  17. 제15항에 있어서, 상기 제1 도전 게이트 및 상기 제2 도전 게이트는 한 셀 전체를 통해 연속하며 워드방향으로 인접한 셀들 사이에서 연장되어 워드라인의 일부를 형성하며,
    한 셀 내 상기 제1 채널형성 반도체 박막 혹은 상기 제2 채널형성 반도체 박막부분은 이의 인접한 셀의 것과는 이격된 것을 특징으로 하는 박막 메모리 어레이.
  18. 제16항에 있어서, 상기 제1 도전 게이트는 워드방향으로 인접한 셀들 사이에서 연속하도록 연장되어 있고 워드라인의 일부를 형성하며,
    한 셀 내 상기 제1 채널형성 반도체 박막부분 혹은 상기 제2 채널형성 반도체 박막부분은 이의 인접한 셀의 것과는 이격된 것을 특징으로 하는 박막 메모리 어레이.
  19. 제16항에 있어서, 상기 공통라인들의 부분은 인접한 셀들 위에 연장된 연속한 제2 반도체 영역으로부터 형성된 것을 특징으로 하는 박막 메모리 어레이.
  20. 제18항에 있어서, 셀들은 어레이를 구축하도록 인접한 셀들의 상기 제1 반도체 영역들 및 상기 제2 반도체 영역들이 미러 이미지 관계를 형성하도록 배열되고,
    상기 제1 및 제3 반도체 영역들은 한 방향으로 한 셀에서 이의 인접한 셀로 연속하여 있고 상기 제2 반도체 영역은 다른 방향으로 한 셀에서 이의 인접한 셀로 연속한 것을 특징으로 하는 박막 메모리 어레이.
  21. 제16항에 있어서,
    상기 반도체 박막은 워드라인 방향으로 연속하며,
    한 셀의 상기 제1 반도체 영역은 이의 인접한 셀의 상기 제1 반도체 영역으로부터 상기 제3 반도체 영역에 의해 전기적으로 절연된 것을 특징으로 하는 박막 메모리 어레이.
  22. 제12항의 박막 메모리 셀에 적용되는 기입 방법에 있어서,
    상기 제2 도전 게이트의 전위에서 상기 제3 반도체 영역의 전위를 감함으로써 얻어진 값은 상기 제2 도전 게이트에서 본 상기 제3 반도체 영역으로부터 역도전형의 캐리어들이 이동되게 상기 제2 채널형성 반도체 박막부분에 형성되는 채널의 게이트 임계전압 Vth2r을 초과하는 레벨로 설정되며,
    상기 제2 도전 게이트와 상기 제3 반도체 영역간 전위를 상술한 바와 같이 설정함으로써, 역도전형의 캐리어들은 상기 제2 채널형성 반도체 박막부분을 통해 상기 제3 반도체 영역에서 상기 제1 채널형성 반도체 박막부분으로 주입되고, 따라서 상기 제1 도전 게이트에서 본 상기 제1 채널형성 반도체 박막부분 내 제1 도전형 채널의 게이트 임계전압은 제1 값으로 변경되는 것을 특징으로 하는 박막 메모리 셀에의 기입방법.
  23. 제12항의 박막 메모리 셀에 적용되는 기입 방법에 있어서,
    상기 제2 도전 게이트의 전위에서 상기 제3 반도체 영역의 전위를 감함으로써 얻어진 값은 상기 제2 도전 게이트에서 본 상기 제3 반도체 영역으로부터 역도전형의 캐리어들이 이동되게 상기 제2 채널형성 반도체 박막부분에 형성되는 채널의 게이트 임계전압 Vth2r을 초과하는 레벨로 설정되며,
    상기 제2 도전 게이트와 상기 제3 반도체 영역간 전위를 상술한 바와 같이 설정함으로써, 역도전형의 캐리어들은 상기 제2 채널형성 반도체 박막부분을 통해 상기 제3 반도체 영역에서 상기 제1 채널형성 반도체 박막부분으로 주입되고, 따라서 상기 제1 도전 게이트에서 본 상기 제1 채널형성 반도체 박막부분 내 제1 도전형 채널의 게이트 임계전압은 제1 값으로 변경되는 것을 특징으로 하는 박막 메모리 셀에의 기입방법.
  24. 제12항의 박막 메모리 셀에 적용되는 기입 방법에 있어서,
    상기 제2 도전 게이트의 전위에서 상기 제3 반도체 영역의 전위를 감함으로써 얻어진 값은 상기 제2 도전 게이트에서 본 상기 제3 반도체 영역으로부터 역도전형의 캐리어들이 이동되게 상기 제2 채널형성 반도체 박막부분에 형성되는 채널의 게이트 임계전압을 충분히 초과하는 레벨로 설정되며,
    동일 게이트 전위에 고나하여 상기 제3 반도체 영역의 전위는 복수 레벨로 정되어, 상기 게이트 임계전압의 제1 값이 복수 레벨을 갖게 한 것을 특징으로 하는 박막 메모리 셀에의 기입방법.
  25. 제12항의 박막 메모리 셀에 적용되는 소거 방법에 있어서,
    상기 제2 도전 게이트의 전위에서 상기 제1 채널형성 반도체 박막부분에 주입된 역도전형의 캐리어들의 전위를 감함으로써 얻어진 값은 상기 제2 도전 게이트에서 본 상기 제2 채널형성 반도체 박막부분 내 역도전형 채널의 게이트 임계전압을 초과하는 레벨로 설정되며,
    전위 차를 상술한 바와 같이 설정함으로써, 역도전형의 캐리어들은 상기 제1 채널형성 반도체 박막부분에서 상기 제3 반도체 영역으로 유입되고, 따라서 상기 제1 도전 게이트에서 본 상기 제1 채널형성 반도체 박막부분 내 제1 도전형 채널의 게이트 임계전압은 제2 값으로 변경되는 것을 특징으로 하는 박막 메모리 셀의 소거방법.
  26. 제12항의 박막 메모리 셀에 적용되는 소거 방법에 있어서,
    상기 제1 도전 게이트의 전위에서 상기 제1 채널형성 반도체 박막부분에 주입된 역도전형의 캐리어들의 전위를 감함으로써 얻어진 값은 상기 제1 도전 게이트에서 본 상기 제2 채널형성 반도체 박막부분 내 역도전형 채널의 게이트 임계전압을 초과하는 레벨로 설정되며,
    전위 차를 상술한 바와 같이 설정함으로써, 역도전형의 캐리어들은 상기 제1 채널형성 반도체 박막부분에서 상기 제3 반도체 영역으로 유입되고, 따라서 상기 제1 도전 게이트에서 본 상기 제1 채널형성 반도체 박막부분 내 제1 도전형 채널의 게이트 임계전압은 제2 값으로 변경되는 것을 특징으로 하는 박막 메모리 셀의 소거방법.
  27. 제12항의 박막 메모리 셀에 적용되는 소거 방법에 있어서,
    역도전형의 캐리어들을 상기 제1 반도체 영역으로 유입시키는 방향으로 전위가 부여되는 것을 특징으로 하는 박막 메모리 셀의 소거방법.
  28. 제12항의 박막 메모리 셀에 적용되는 소거 방법에 있어서,
    역도전형의 캐리어들을 상기 제2 반도체 영역으로 유입시키는 방향으로 전위가 부여되는 것을 특징으로 하는 박막 메모리 셀의 소거방법.
  29. 제12항의 박막 메모리 셀에 적용되는 동작 방법에 있어서,
    상기 제2 도전 게이트의 전위에서, 상기 제3 반도체 영역의 전위를 감함으로써 얻어진 값은 상기 제2 도전 게이트에서 본 상기 제3 반도체 영역으로부터 역도전형 캐리어들이 이동되게 상기 제2 채널형성 반도체 박막부분에 형성되는 채널의 게이트 임계전압을 초과하는 레벨로 설정되며,
    상기 제3 반도체 영역의 전위가 상기 제2 반도체 영역의 전위에 관하여 순방향으로 바이어스되었을 때 제1 게이트 임계전압이 기입되고,
    상기 제3 반도체 영역의 전위가 동일한 제2 게이트 전압에 관하여 역방향으로 바이어스되었을 때 제2 게이트 임계전압이 기입되는 것을 특징으로 하는 박막 메모리 셀 동작방법.
  30. 제12항의 박막 메모리 셀에 적용되는 동작 방법에 있어서,
    상기 제1 도전 게이트의 전위에서, 상기 제3 반도체 영역의 전위를 감함으로써 얻어진 값은 상기 제1 도전 게이트에서 본 상기 제3 반도체 영역으로부터 역도전형 캐리어들이 이동되게 상기 제2 채널형성 반도체 박막부분에 형성되는 채널의 게이트 임계전압을 초과하는 레벨로 설정되며,
    상기 제3 반도체 영역의 전위가 상기 제2 반도체 영역의 전위에 관하여 순방향으로 바이어스되었을 때 제1 게이트 임계전압이 기입되고,
    상기 제3 반도체 영역의 전위가 동일한 제1 게이트 전압에 관하여 제로로 혹은 역방향으로 바이어스되었을 때 제2 게이트 임계전압이 기입되는 것을 특징으로 하는 박막 메모리 셀 동작방법.
  31. 제12항의 박막 메모리 셀에 적용되는 독출 방법에 있어서,
    상기 제2 반도체 영역에 관한 상기 제1 도전 게이트의 전압은 제1 게이트 임계 전압 및 제2 게이트 임계 전압 중 하나 혹은 이들 모두를 초과하는 규정된 값으로 설정되고, 상기 제1 반도체 영역과 상기 제2 반도체 영역간에 흐르는 전류를 저장된 정보를 판정하기 위해 검출하는 것을 특징으로 하는 박막 메모리 셀 독출방법.
  32. 제31항에 있어서, 상기 제1 반도체 영역과 상기 제2 반도체 영역간에 인가되는 전압은 전압으로 변환되는 반도체 박막의 에너지 갭 이상의 값을 초과하지 않는 것을 특징으로 하는 박막 메모리 셀 독출방법.
  33. 제14항의 박막 메모리 셀에 적용되는 동작 방법에 있어서,
    기입할 때, 워드라인 전위는 공통라인 전위에서 0.4V(±0.1V)를 감함으로써 얻어지며, 기입 비트라인 전위는 공통전위에 0.2V(±0.1V)를 더함으로써 얻어지며, 독출 비트라인 전위는 공통 전위이고,
    소거할 때, 워드라인 전위는 공통라인 전위에서 0.5V(±0.1V)를 감함으로써 얻어지며, 기입 비트라인 전위는 공통전위이고, 독출 비트라인 전위는 공통 전위이며,
    독출할 때, 워드라인 전위는 공통라인 전위에 0.7V(±0.1V)를 더함으로써 얻어지며, 기입 비트라인 전위는 공통전위이고, 독출 비트라인 전위는 공통 전위에 0.3V(±0.1V)를 더함으로써 얻어지는 것을 특징으로 하는 박막 메모리 셀 동작방법.
  34. 제16항의 박막 메모리 어레이에 적용되는 동작 방법에 있어서,
    기입할 때, 워드라인 전위는 공통라인 전위에서 0.3V(±0.1V)를 감함으로써 얻어지며, "1" 기입 비트라인 전위는 공통전위에 0.3V(±0.1V)를 더함으로써 얻어지며, "0" 기입 비트라인 전위는 공통전위에서 0.3V(±0.1V)를 감함으로써 얻어지며,
    독출할 때, 워드라인 전위는 공통라인 전위에 0.7V(±0.1V)를 더함으로써 얻어지며, 비트라인 전위는 공통 전위에 0.2V(±0.1V)를 더함으로써 얻어지는 것을특징으로 하는 박막 메모리 셀 어레이 동작방법.
  35. 제16항의 박막 메모리 어레이 제조 방법에 있어서,
    선택적 결정 성장을 통해 제3 반도체 영역을 형성하는 단계;
    선택적 결정 성장에 의해 형성된 제3 반도체 영역의 적어도 측면을 산화하는 방법; 및
    선택적 에피택셜 성장을 통해 제1 반도체 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 메모리 어레이 제조방법.
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