JP2004128446A5 - - Google Patents

Description

前記第２の導電ゲートと前記第３の半導体領域との電位関係の第1の組み合わせにより、前記第３の半導体領域から前記第２のチャネル形成半導体薄膜部分を通して第１のチャネル形成半導体薄膜部分へ逆導電形のキャリア２を注入して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第1の値Vth11に変化させる。本発明ではこの動作を「書き込み」と呼ぶ。

Claims (35)

1. 第１の主面と該第１の主面に対向する第2の主面を有する半導体薄膜と、
   該半導体薄膜第1主面上に設けられた第1のゲート絶縁膜と、該第1のゲート絶縁膜上に設けられた第1の導電ゲートと、
   該第1の導電ゲートを挟んで離間され、該第1の導電ゲートから絶縁され、前記半導体薄膜と接して設けられた互いに対向して離間する第1の導電形の第１の半導体領域と第２の半導体領域と、
   前記半導体薄膜と接して設けられ逆導電形の第３の半導体領域と、
   前記第1の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分は第１のチャネル形成半導体薄膜部分を形成し、該部分と前記逆導電形の第３の半導体領域の間に前記半導体薄膜は延在して第２のチャネル形成半導体薄膜部分を形成し、該半導体薄膜の該延在部分上に、更に第２のゲート絶縁膜とその上に設けられた第２の導電ゲートと、を設けたことを特徴とする薄膜メモリセル。
2. 前記第1の導電ゲートと第２の導電ゲートは連続していることを特徴とする請求項１記載の薄膜メモリセル。
3. 前記第２のゲート絶縁膜および第２の導電ゲートは前記第１のゲート絶縁膜および前記第1の導電ゲートと連続している事を特徴とする請求項１記載の薄膜メモリセル。
4. 前記延在した半導体薄膜部分は前記第１および第２の半導体領域で挟まれた半導体薄膜部分と不純物濃度の異なる部分を有することを特徴とする請求項１記載の薄膜メモリセル。
5. 前記延在した半導体薄膜部分は前記第１および第２の半導体領域で挟まれた半導体薄膜部分と導電形の異なる不純物部分を有することを特徴とする請求項１記載の薄膜メモリセル。
6. 第１の主面と該第１の主面に対向する第2の主面を有する半導体薄膜と、
   該半導体薄膜第1主面上に設けられた第1のゲート絶縁膜と、該第1のゲート絶縁膜上に設けられた第1の導電ゲートと、
   該第1の導電ゲートを挟んで離間され、該第1の導電ゲートから絶縁され、前記半導体薄膜と接して設けられた互いに対向して離間する第1の導電形の第１の半導体領域と第２の半導体領域と、
   前記第１の導電ゲート下の一部で前記半導体薄膜と接して設けられ逆導電形の第３の半導体領域とを設け、
   前記第1の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分は第１のチャネル形成半導体薄膜部分を形成し、該部分と前記逆導電形の第３の半導体領域の間に至る前記半導体薄膜部分は第２のチャネル形成半導体薄膜部分を形成した、ことを特徴とする薄膜メモリセル。
7. 前記第２のチャネル形成半導体薄膜部分は前記第１のチャネル形成半導体薄膜部分と不純物濃度の異なる部分を有することを特徴とする請求項６記載の薄膜メモリセル。
8. 前記第２のチャネル形成半導体薄膜部分は前記第１のチャネル形成半導体薄膜部分と導電形の異なる不純物部分を有することを特徴とする請求項６記載の薄膜メモリセル。
9. 前記半導体薄膜は絶縁基板上に設けられていることを特徴とする請求項１ないし６記載の薄膜メモリセル。
10. 前記半導体薄膜は少なくともその１端が基板に支持されていることを特徴とする請求項１ないし６記載の薄膜メモリセル。
11. 前記第1の半導体領域と前記第２の半導体領域とで挟まれる前記半導体薄膜部分の前記第２の主面に設けられた第３のゲート絶縁膜と該第３のゲート絶縁膜に接して設けられた第３の導電ゲートとから更に構成されたことを特徴とする請求項１ないし６記載の薄膜メモリセル。
12. 前記第３の導電ゲートは前記半導体薄膜を支持する基板の表面部分と共通であることを特徴とする請求項１１記載の薄膜メモリセル。
13. 複数のワード線とこれと絶縁されて交叉する複数の書き込みビット線、それと併設された複数の読み出しビット線と、複数の共通線と、
    請求範囲１、２、３、４、５、９、１０、１１ないし１２項記載の複数のメモリセルから構成され、
    該複数のワード線の1本と該複数の書き込みビット線の1本と、それと併設された読み出しビット線とが交叉する部分において、
    該複数のメモリセルの１つの前記第1及び第２の導電ゲートは該複数のワード線の該１本と接続され、前記第１の半導体領域は該複数の読み出しビット線の該1本と接続され、前記第２の半導体領域は該複数の共通線の1本と接続され、前記第３の半導体領域は該複数の書き込みビット線の該1本と接続されたことを特徴とする薄膜メモリアレイ。
14. 複数のワード線とこれと絶縁されて交叉する複数の書き込みビット線、それと併設された複数の読み出しビット線と、複数の共通線と、
    請求範囲６、７、８、９、１０、１１ないし１２項記載の複数のメモリセルから構成され、
    該複数のワード線の1本と該複数の書き込みビット線の1本と、それと併設された読み出しビット線とが交叉する部分において、
    該複数のメモリセルの１つの前記第1の導電ゲートは該複数のワード線の該１本と接続され、前記第１の半導体領域は該複数の読み出しビット線の該1本と接続され、前記第２の半導体領域は該複数の共通線の1本と接続され、前記第３の半導体領域は該複数の書き込みビット線の該1本と接続されたことを特徴とする薄膜メモリアレイ。
15. 複数のワード線とこれと絶縁されて交叉する複数のビット線と、複数の共通線と、
    請求範囲１、２、３、４、５、９、１０、１１ないし１２項記載の複数のメモリセルから構成され、
    該複数のワード線の1本と該複数のビット線の1本とが交叉する部分において、
    該複数のメモリセルの１つの前記第1及び第２の導電ゲートは該複数のワード線の該１本と接続され、前記第１の半導体領域と第３の半導体領域は該複数のビット線の該1本と接続され、前記第２の半導体領域は該複数の共通線の1本と接続されたことを特徴とする薄膜メモリアレイ。
16. 複数のワード線とこれと絶縁されて交叉する複数のビット線と、複数の共通線と、
    請求範囲６、７、８、９、１０、１１ないし１２項記載の複数のメモリセルから構成され、
    該複数のワード線の1本と該複数のビット線の1本とが交叉する部分において、
    該複数のメモリセルの１つの前記第1の導電ゲートは該複数のワード線の該１本と接続され、前記第１の半導体領域と第３の半導体領域は該複数のビット線の該1本と接続され、前記第２の半導体領域は該複数の共通線の1本と接続されたことを特徴とする薄膜メモリアレイ。
17. 前記第１の導電ゲートと第２の導電ゲートはセル内で連続しており、かつワード方向へ隣接するセル間で延在して連続しワード線の一部を構成し、隣接するセル間で、前記第１のチャネル形成半導体薄膜部分ないし前記第２のチャネル形成半導体薄膜部分が分離されていることを特徴とする請求項１３ないしは１５記載の薄膜メモリアレイ。
18. 前記第１の導電ゲートはワード方向へ隣接するセル間で延在して連続しワード線の一部を構成し、隣接するセル間で、前記第１のチャネル形成半導体薄膜部分ないし前記第２のチャネル形成半導体薄膜部分が分離されていることを特徴とする請求項１４ないしは１６記載の薄膜メモリアレイ
19. 前記共通線は複数の隣接するセルの第２の半導体領域を連続させてその一部を形成したことを特徴とする請求項１３、１４、１５ないし１６記載の薄膜メモリアレイ。
20. 隣接するセルは互いに鏡像関係にあるように第１の半導体領域と第２の半導体領域を配置してアレイを構成し、一方に隣接するセルとは第１の半導体領域および第３の半導体領域を連続させ、他方に隣接するセルとは第２の半導体領域を連続させたことを特徴とする請求項１７ないし１８記載の薄膜メモリアレイ。
21. ワード線方向に前記半導体薄膜が連続しており、１つのセルの第１の半導体領域は第３の半導体領域により隣接するセルの第１の半導体領域と電気的に分離されていることを特徴とする請求項１３、１４、１５ないし１６記載の薄膜メモリアレイ。
22. 前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧Vth2rを越えた値とすることにより、
    前記第３の半導体領域から前記第2のチャネル形成半導体薄膜部分を通して第１のチャネル形成半導体薄膜部分へ逆導電形のキャリア２を注入して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第1の値に変化させることを特徴とする請求項１、２、３、４、５、９、１０、１１ないし１２記載の薄膜メモリセルの書き込み方法。
23. 前記第１の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第１の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧Vth2rを越えた値とすることにより、
    前記第３の半導体領域から前記第2のチャネル形成半導体薄膜部分を通して第１のチャネル形成半導体薄膜部分へ逆導電形のキャリア２を注入して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第1の値に変化させることを特徴とする請求項６、７、８、９、１０、１１ないし１２記載の薄膜メモリセルの書き込み方法。
24. 請求項２２ないしは２３において、前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧を充分越えた値とし、同一ゲート電位に対して第３の半導体領域の電位を複数レベルに設定することにより、前記ゲート閾値電圧の第１の値は複数レベルに設定することを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１ないし１２記載の薄膜メモリセルの書き込み方法。
25. 前記第２の導電ゲートの電位から第１のチャネル形成半導体薄膜部分へ注入された逆導電形のキャリアの電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の逆導電形チャネルのゲート閾値電圧を越えた値とすることにより、第１のチャネル形成半導体薄膜部分から前記第３の半導体領域へ逆導電形のキャリア２を引き出して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第２の値に変化させることを特徴とする請求項１、２、３、４、５、９、１０、１１ないし１２記載の薄膜メモリセルの消去方法。
26. 前記第１の導電ゲートの電位から第１のチャネル形成半導体薄膜部分へ注入された逆導電形のキャリアの電位を引いた値が前記第１の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の逆導電形チャネルのゲート閾値電圧を越えた値とすることにより、第１のチャネル形成半導体薄膜部分から前記第３の半導体領域へ逆導電形のキャリア２を引き出して、前記第１のチャネル形成半導体薄膜部分の前記第１の導電ゲートから見た第１の導電形のチャネルのゲート閾値電圧を第２の値に変化させることを特徴とする請求項６、７、８、９、１０、１１ないし１２記載の薄膜メモリセルの消去方法。
27. 第１の半導体領域へ逆導電形のキャリアを引き付ける方向の電位を与えることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１ないし１２記載の薄膜メモリセルの消去方法。
28. 第２の半導体領域へ逆導電形のキャリアを引き付ける方向の電位を与えることを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１ないし１２記載の薄膜メモリセルの消去方法。
29. 前記第２の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第２の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧を越えた値とするが、第２の半導体領域の電位に対して第３の半導体領域の電位を順方向へバイアスして第1のゲート閾値電圧書き込みとする一方、同一の第２のゲート電圧に対して第３の半導体領域の電位をゼロバイアスまたは逆方向へバイアスする場合を第２のゲート閾値電圧書き込みとすることを特徴とする請求項１、２、３、４、５、９、１０、１１ないし１２記載の薄膜メモリセルの動作方法。
30. 前記第１の導電ゲートの電位から前記第３の半導体領域の電位を引いた値が前記第１の導電ゲートから見た前記第２のチャネル形成半導体薄膜部分の前記第３半導体領域からの逆導電形キャリア通路のゲート閾値電圧を越えた値とするが、第２の半導体領域の電位に対して第３の半導体領域の電位を順方向へバイアスして第1のゲート閾値電圧書き込みとする一方、同一の第１のゲート電圧に対して第３の半導体領域の電位をゼロバイアスまたは逆方向へバイアスする場合を第２のゲート閾値電圧書き込みとすることを特徴とする請求項６、７、８、９、１０、１１ないし１２記載の薄膜メモリセルの動作方法。
31. 前記第１の導電ゲートの第２の半導体領域に対する電圧を第1のゲート閾値電圧と第２のゲート閾値電圧のうちすくなくとも１つを越える規定の値に設定して、第１の半導体領域と第２の半導体領域間に流れる電流の大小検出して記憶情報を判断することを特徴とする請求項１、２、３、４、５、６、７、８、９、１０、１１ないし１２記載の薄膜メモリセルの読み出し方法。
32. 請求項２２、２３、２４、２５、２６、２７、２８、２９、３０ないし３１の方法において、前記半導体薄膜のエネルギーギャップを電圧に換算した値を第1の半導体領域と第２の半導体領域との間に加える電圧が超えないことを特徴とする薄膜メモリセルの書き込み、消去、動作ないしは読み出し方法。
33. 請求項１３ないし１４記載のメモリアレイにおいて、
    書き込み時はワード線電位が共通線電位−０．４V（±０．１Ｖ）、書き込みビット線電位が共通線電位＋０．２Ｖ（±０．１Ｖ）、読み出し線電位が共通線電位であり、
    消去時はワード線電位が共通線電位−０．５Ｖ（±０．１Ｖ）、書き込みビット線電位が共通線電位、読み出しビット線電位が共通線電位であり、
    読み出し時はワード線電位が共通線電位＋０．７Ｖ（±０．１Ｖ）、書き込みビット線電位が共通線電位、読み出しビット線電位が共通線電位＋０．３Ｖ（±０．１Ｖ）であることを特徴とする薄膜メモリセルの動作方法。
34. 請求項１５ないし１６記載のメモリアレイにおいて、
    書き込み時はワード線電位が共通線電位−０．３V（±０．１Ｖ）、“１”書き込みビット線電位が共通線電位＋０．３Ｖ（±０．１Ｖ）であり、“０”書き込みビット線電位が共通線電位−０．３Ｖ（±０．１Ｖ）であり、
    読み出し時はワード線電位が共通線電位＋０．７Ｖ（±０．１Ｖ）、ビット線電位が共通線電位＋０．２Ｖ（±０．１Ｖ）であることを特徴とする薄膜メモリセルの動作方法。
35. 第３の半導体領域を選択結晶成長する、
    第３の半導体領域の該選択結晶成長した部分の少なくとも側面を酸化する、
    第１の半導体領域を選択エピタキシャル成長する、ことを含む請求項１、６ないし１３、１４、１５、１６記載の薄膜メモリないしは薄膜メモリアレイの製造方法。