JP3670139B2 - 半導体記憶装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 83
- 239000012535 impurity Substances 0.000 claims description 87
- 230000004913 activation Effects 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 58
- 230000003071 parasitic effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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Description
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置に関するものである。特にこの発明は、半導体記憶装置のセンスアンプのレイアウトに関するものである。
【０００２】
【従来の技術】
半導体記憶装置のセンスアンプは、メモリセルが接続されるビット線対に接続され、メモリセルに電荷量として蓄えられているデータがビット線対に読み出されることに応じて、ビット線対に生じる微少電位差を増幅するものである。
【０００３】
このセンスアンプは一例として、ドレインがビット線対の一方に接続され、ゲートがビット線対の他方に接続された第１のＮ型ＭＯＳトランジスタと、ドレイン電極がビット線対の他方に接続され、ゲートがビット線対の一方に接続される第２のＮ型ＭＯＳトランジスタと、ドレインが第１及び第２のＭＯＳトランジスタのソースに接続され、ゲートに第１のセンスアンプ活性化信号が与えれ、ソースにグランド電位が与えられる第３のＮ型ＭＯＳトランジスタと、ドレインがビット線対の一方に接続され、ゲートがビット線対の他方に接続された第１のＰ型ＭＯＳトランジスタと、ドレインがビット線対の他方に接続され、ゲートがビット線対の一方に接続される第２のＰ型ＭＯＳトランジスタと、ドレインが第１及び第２のＭＯＳトランジスタのソースに接続され、ゲートに第２のセンスアンプ活性化信号が与えれ、ソースに電源電位が与えられる第３のＰ型ＭＯＳトランジスタとから構成される。
【０００４】
また第１及び第２のＮ型ＭＯＳトランジスタのソース電極と第３のＭＯＳトランジスタのドレイン電極は、半導体基板内に共通の不純物層として形成される。
【０００５】
このセンスアンプに於いて、メモリセルに格納されたデータ“１”を読み出す場合にビット線対に与えられる微少電位差を増幅するスピードとメモリセルに格納されたデータ“０”を読み出す場合にビット線対に与えられる微少電位差を増幅するスピードとは等しいのが理想的である。
【０００６】
このため、従来のセンスアンプでは、第１のＮ型ＭＯＳトランジスタと第２のＮ型ＭＯＳトランジスタの特性（例えばゲート長／ゲート幅）が等しくされ、第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタの特性が等しくされていた。
【０００７】
【発明が解決しようとする課題】
従来のセンスアンプに於いて、例えば、第１のＮ型ＭＯＳトランジスタのゲートと第３のＮ型ＭＯＳトランジスタのゲートとの間の半導体基板内の不純物層の長さが、第２のＮ型ＭＯＳトランジスタのゲートと第３のＮ型ＭＯＳトランジスタのゲートとの間の半導体基板内の不純物層の長さと異なっていた。
【０００８】
これによって、電源電位が与えられる第３のＰ型ＭＯＳトランジスタのソースからビット線対の一方を通って接地電位が与えられる第３のＮ型ＭＯＳトランジスタのソースに至る電流経路と、電源電位が与えられる第３のＰ型ＭＯＳトランジスタのソースからビット線対の他方を通って接地電位が与えられる第３のＮ型ＭＯＳトランジスタのソースに至る電流経路の抵抗が異なってしまう。
【０００９】
よって、例えば、従来のセンスアンプに於いて、メモリセルにデータ“１”が蓄えれている場合にセンスアンプがビット線対の微少電位を増幅するスピードがメモリセルにデータ“０”が蓄えられている場合にセンスアンプがビット線対の微少電位を増幅するスピードより遅くなってしまう場合があった。
【００１０】
よって装置全体として見た場合、メモリセルのデータの読み出し速度が遅くなってしまうと言う問題があった。
【００１１】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに接続され、半導体基板上に形成されるビット線対と、前記ビット線対の一方に接続され、前記半導体基板内に形成される第１導電型の第１の不純物層と、前記ビット線対の他方に接続され、前記半導体基板内に形成される第１導電型の第２の不純物層と、前記半導体基板内に形成される第１導電型の第３の不純物層と、前記半導体基板内に形成される第１導電型の第４の不純物層と、所定の電位が与えられ、前記半導体基板内に形成される第１導電型の第５の不純物層と、前記所定の電位が与えられ、前記半導体基板内に形成される第１導電型の第６の不純物層と、
前記第１の不純物層と第３の不純物層との間の前記半導体基板上に形成され、前記ビット線対の他方に接続される第１の配線層と、前記第２の不純物領域と第４の不純物領域との間の前記半導体基板上に形成され、前記ビット線対の一方に接続される第２の配線層と、前記第３の不純物層と前記第５の不純物層との間の前記半導体基板上に形成され、センスアンプ活性化信号が与えられる第３の配線層と、前記第４の不純物層と前記第６の不純物層との間の前記半導体基板上に形成され、前記センスアンプ活性化信号が与えられる第４の配線層とを有することにある。
【００１２】
【発明の実施の形態】
図１は本発明の第１の実施の形態のセンスアンプのレイアウト図である。
【００１３】
図２は本発明の第１の実施の形態のセンスアンプの回路図である。
【００１４】
図１、２を参照して本発明の第１の実施の形態について説明する。
【００１５】
まず、図２を参照して第１の実施の形態のセンスアンプの回路構成について説明する。
【００１６】
このセンスアンプは、Ｎ型ＭＯＳトランジスタである第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４及びＰ型ＭＯＳトランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７から構成される。このセンスアンプはビット線対（ビット線ＢＬ、／ＢＬ）に接続される。
【００１７】
第１のトランジスタＴｒ１に於いて、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。第３のトランジスタのゲートは第１のセンスアンプ活性化信号が与えられ、ドレインは、第１のトランジスタＴｒ１のソースに寄生抵抗ｒ２を介して接続され、ソースには接地電位ＧＮＤが与えられる。
【００１８】
第２のトランジスタＴｒ２に於いて、ゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。第４のトランジスタに於いて、ゲートは、第３のトランジスタのゲートに接続され、第１のセンスアンプ活性化信号が与えられ、ドレインは、第２のトランジスタＴｒ２のソースに寄生抵抗ｒ１を介して接続され、ソースには接地電位ＧＮＤが与えられる。
【００１９】
第５のトランジスタＴｒ５に於いて、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。第６のトランジスタＴｒ６に於いて、ゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。第７のトランジスタに於いて、ゲートは、第２のセンスアンプ活性化信号が与えられ、ドレインは第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のソースに接続され、ソースは内部で生成された内部電位ＶＤＤが与えられる。
【００２０】
次に、図１を参照して、図２のセンスアンプのレイアウトを説明する。
【００２１】
図１に於いて、図示しない複数のメモリセルに接続された複数のビット線対（ビット線ＢＬ，／ＢＬ）に対応して複数のセンスアンプがそれぞれ配置される。このレイアウトの右側には、センスアンプのＮ型ＭＯＳトランジスタである第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４が配置され、レイアウトの左側には、センスアンプのＰ型ＭＯＳトランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７が配置される。
【００２２】
ここで第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２は、第５のトランジスタＴｒ５及び第６のトランジスタＴｒ６より、ゲート長／ゲート幅が小さく設定される。
【００２３】
まず第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４のレイアウトについて説明する。ここで、この回路を形成する半導体基板はＰ型基板であるとする。
【００２４】
１は、半導体基板上に形成される導電層であり、第２のトランジスタＴｒ２のゲートである。２は第１のセンスアンプ活性化信号が与えられるセンスアンプ活性化線であると共に第４のトランジスタＴｒ４のゲートである。３は、半導体基板上に形成される導電層であり、第１のトランジスタＴｒ１のゲートである。４は第１のセンスアンプ活性化信号が与えられるセンスアンプ活性化線であり、第３のトランジスタＴｒ３のゲートである。
【００２５】
ａ層は、半導体基板内のＮ型不純物層であり第２のトランジスタのドレインでもある。ｂ層は半導体基板内のＮ型不純物層である。この層は第２のトランジスタＴｒ２のソースであると共に第４のトランジスタＴｒ４のドレインである。つまり、この層は第２のトランジスタＴｒ２のソースと第４のトランジスタＴｒ４のドレインを兼ねている。ｃ層は半導体基板内のＮ型不純物層である。この層は第４のトランジスタＴｒ４のソースであり、接地電位が与えられる。ｄ層は、半導体基板内のＮ型不純物層であり第１のトランジスタＴｒ１のドレインである。ｅ層は半導体基板内のＮ型不純物層である。この層は第１のトランジスタＴｒ１のソースであると共に第３のトランジスタＴｒ３のドレインでもある。この層は第１のトランジスタＴｒ１のソースと第３のトランジスタＴｒ３のドレインを兼ねている。ｆ層は半導体基板内のＮ型不純物層である。この層は第３のトランジスタＴｒ３のソースであり、接地電位が与えられる。
【００２６】
Ａ部はビット線／ＢＬとa層とが接続される部分である。Ｂ部は導電層１とビット線ＢＬとが接続される部分である。 Ｃ部はｃ層に接地電位が与えられる部分である。Ｄ部はビット線ＢＬとｄ層とが接続される部分である。Ｅ部は導電層３とビット線／ＢＬとが接続される部分である。 Ｆ部はｆ層に接地電位が与えられる部分である。ｃ層とe層とはＬＯＣＯＳ酸化膜によって分離されている。
【００２７】
ここで、導電層１とセンスアンプ活性化線２との間のｂ層の長さ及び寄生抵抗（ｒ１）と、導電層３とセンスアンプ活性化線４との間のｅ層の長さ及び寄生抵抗（ｒ２）とは等しく構成される。
【００２８】
次に第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７のレイアウトについて説明する。
【００２９】
トランジスタＴｒ５〜Ｔｒ７はＰ型半導体基板内に形成されたＮ型ウエルＺ内に形成されるものとする。
【００３０】
１０は半導体基板上に形成される導電層であり、第６のトランジスタＴｒ６のゲートである。１１は半導体基板上に形成される導電層であり、第５のトランジスタＴｒ５のゲートである。１２は第２のセンスアンプ活性化信号が与えられるセンスアンプセンスアンプ活性化線であり、第７のトランジスタＴｒ７のゲートである。
【００３１】
ｊ層は、Ｎ型ウエルＺ内のＰ型不純物層であり第５のトランジスタＴＲ５のドレインである。ｋ層はＮ型ウエルＺ内のＰ型不純物層である。この層は第５のトランジスタＴｒ５のソースであると共に第６のトランジスタＴｒ６のソースでもある。この層は第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のソースを兼用する。ｌ層はウエルＺ内のＰ型不純物層であり、第６のトランジスタＴｒ６のドレインである。
【００３２】
ｉ層は、ウエルＺ内のＰ型不純物層であり第７のトランジスタＴｒ７のドレインである。ｈ層は、ウエルＺ内のＰ型不純物層であり、第７のトランジスタのソースである。
【００３３】
Ｋ部とＬ部とは図示しない導電層を介して電気的に接続される。これによりビット線ＢＬとｊ層とが電気的に接続される。Ｇ部は導電層１１とビット線／ＢＬとが接続される部分である。Ｏ部とＮ部とは図示しない導電層を介して電気的に接続される。これによりビット線／ＢＬとｌ層とが電気的に接続される。Ｐ部は導電層１０とビット線ＢＬとが接続される部分である。Ｉ部とＭ部は図示しない導電層を介して電気的に接続される。これにより第５のトランジスタＴｒ５及び第６のトランジスタのソースと第７のトランジスタのドレインとは電気的に接続される。Ｈ部は内部電位ＶＤＤが与えられる部分である。
【００３４】
つぎに動作について説明する。
【００３５】
メモリセルからのデータ“１”が与えられることにより、ビット線ＢＬの電位が１／２ＶＤＤ＋ΔＶに設定され、ビット線／ＢＬの電位が１／２ＶＤＤに設定された場合について説明する。
【００３６】
まず、第１のセンスアンプ活性化信号はＬレベルであり、第２のセンスアンプ活性化信号はＨレベルである。
【００３７】
次に、第１のセンスアンプ活性化信号はＨレベルで、第２のセンスアンプ活性化信号はＬレベルに設定される。すると、接地電位ＧＮＤが与えられる第３のトランジスタＴｒ３のソースからビット線を介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。また接地電位ＧＮＤが与えられる第４のトランジスタＴｒ４のソースからビット線／ＢＬを介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。（第７のトランジスタＴｒ７のソースからビット線を介して第３のトランジスタＴｒ３のソースの方向に電流が流れる。また第７のトランジスタＴｒ７のソースからビット線／ＢＬを介して第４のトランジスタＴｒ４のソースの方向に電流が流れる。）
第１のセンスアンプ活性化信号がＨレベルで、第２のセンスアンプ活性化信号がＬレベルに設定された直後は、以下の関係が成り立つ。
【００３８】
第２のトランジスタＴｒ２のゲート電位−第１のトランジスタＴｒ１のゲート電位＝ΔＶ
第６のトランジスタＴｒ６のゲート電位−第５のトランジスタＴｒ５のゲート電位＝ΔＶ
これにより、ビット線ＢＬからは電子が放出され、ビット線／ＢＬには電子が供給される。
【００３９】
一定の時間が経過すると、ビット線ＢＬの電位はＶＤＤに設定され、ビット線／ＢＬの電位はＧＮＤに設定される。
【００４０】
次に、メモリセルからのデータ“０”が与えられることにより、ビット線ＢＬの電位が１／２ＶＤＤに設定され、ビット線／ＢＬの電位が１／２ＶＤＤ＋ΔＶに設定された場合について説明する。
【００４１】
まず、第１のセンスアンプ活性化信号はＬレベルであり、第２のセンスアンプ活性化信号はＨレベルである。
【００４２】
次に、第１のセンスアンプ活性化信号はＨレベルで、第２のセンスアンプ活性化信号はＬレベルに設定される。すると、接地電位ＧＮＤが与えられる第３のトランジスタＴｒ３のソースからビット線を介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。また接地電位ＧＮＤが与えられる第４のトランジスタＴｒ４のソースからビット線／ＢＬを介して電源電位が与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。（第７のトランジスタＴｒ７のソースからビット線を介して第３のトランジスタＴｒ３のソースの方向に電流が流れる。また第７のトランジスタＴｒ７のソースからビット線／ＢＬを介して第４のトランジスタＴｒ４のソースの方向に電流が流れる。）
第１のセンスアンプ活性化信号がＨレベルで、第２のセンスアンプ活性化信号がＬレベルに設定された直後は、以下の関係が成り立つ。
【００４３】
第１のトランジスタＴｒ１のゲート電位−第２のトランジスタＴｒ２のゲート電位＝ΔＶ
第５のトランジスタＴｒ５のゲート電位−第６のトランジスタＴｒ６のゲート電位＝ΔＶ
これにより、ビット線／ＢＬからは電子が放出され、ビット線ＢＬには電子が供給される。
【００４４】
一定の時間が経過すると、ビット線／ＢＬの電位はＶＤＤに設定され、ビット線ＢＬの電位はＧＮＤに設定される。
【００４５】
第１の実施の形態では、導電層１と導電層２との間のｂ層の長さが導電層３と導電層４との間のｅ層の長さに等しい。よって、導電層１と導電層２との間のｂ層の抵抗（寄生抵抗ｒ１）が導電層３と導電層４との間のｅ層の抵抗（寄生抵抗ｒ２）に等しい。すなわち、第１のトランジスタのソースから第３のトランジスタＴｒ３のドレインまでの寄生抵抗ｒ１が第２のトランジスタＴｒ２のソースから第４のトランジスタＴｒ４のドレインまでの寄生抵抗ｒ２に等しい。また、第３のトランジスタＴｒ３と第４のトランジスタのＴｒ４の特性が等しいので、ビット線ＢＬから第３のトランジスタＴｒ３までの電流経路の抵抗と、ビット線ＢＬから第４のトランジスタＴｒ４までの電流経路の抵抗と等しい。
【００４６】
よって、第１の実施の形態では、メモリセルに蓄えられたデータが“１”であっても、“０”であってもビット線対に生じる微少電位差ΔＶを増幅するスピードを同一にすることができる。
【００４７】
よって、メモリセルのデータの読み出し速度が遅くなってしまうと言う問題を解決することができる。
【００４８】
図３は本発明の第２の実施の形態のセンスアンプのレイアウトである。
【００４９】
図４は本発明の第２の実施の形態のセンスアンプの回路図である。
【００５０】
図３、４を参照して本発明の第２の実施の形態について説明する。
【００５１】
まず、図４を参照して第２の実施の形態のセンスアンプの回路構成について説明する。
【００５２】
このセンスアンプは、Ｎ型ＭＯＳトランジスタである第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４及びＰ型ＭＯＳトランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７から構成される。このセンスアンプはビット線対（ビット線ＢＬ、／ＢＬ）に接続される。
【００５３】
第１のトランジスタＴｒ１に於いて、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。第３のトランジスタに於いて、ゲートは第１のセンスアンプ活性化信号が与えられ、ドレインは、第１のトランジスタＴｒ１のソースに寄生抵抗ｒ２を介して接続され、ソースには接地電位ＧＮＤが与えられる。
【００５４】
第２のトランジスタＴｒ２に於いて、ゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。第４のトランジスタに於いて、ゲートは、第３のトランジスタのゲートに接続され、第１のセンスアンプ活性化信号が与えられ、ドレインは、第２のトランジスタＴｒ２のソースに寄生抵抗ｒ１を介して接続され、ソースには接地電位ＧＮＤが与えられる。第１のトランジスタのソースと第２のトランジスタのソースとは電気的に接続している。
【００５５】
第５のトランジスタＴｒ５に於いて、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。第６のトランジスタＴｒ６のゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。第７のトランジスタＴｒ７於いて、ゲートは、第２のセンスアンプ活性化信号が与えられ、ドレインは第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のソースに接続され、ソースは内部電位ＶＤＤが与えられる。
【００５６】
つぎに図３を参照して第２の実施の形態のセンスアンプのレイアウトを説明する。
【００５７】
この装置は、Ｐ型半導体基板を用いて形成される。
【００５８】
図３に於いて、図示しないメモリセルに接続された複数のビット線対（ビット線ＢＬ，／ＢＬ）に対応して複数のセンスアンプがそれぞれ配置される。このレイアウトの右側には、センスアンプのＮ型ＭＯＳトランジスタである第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４が配置され、レイアウトの左側には、センスアンプのＰ型トランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７が配置される。
【００５９】
センスアンプのＰ型トランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７は第１の実施の形態のセンスアンプのＰ型トランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７と同様なレイアウトなので説明を省略する。
【００６０】
第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４のレイアウトについて説明する。
【００６１】
１は、半導体基板上に形成される導電層であり、第２のトランジスタＴｒ２のゲートである。２は第１のセンスアンプ活性化信号が与えられるセンスアンプ活性化線であると共に第４のトランジスタＴｒ４のゲートである。３は、半導体基板上に形成される導電層であり、第１のトランジスタＴｒ１のゲートである。４は第１のセンスアンプ活性化信号が与えられるセンスアンプ活性化線であり、第３のトランジスタＴｒ３のゲートである。
【００６２】
ａ層は、半導体基板内のＮ型不純物層であり第２のトランジスタのドレインでもある。Ｘ層は半導体基板内のＮ型不純物層である。この層は第１のトランジスタＴｒ１のソースであり、第２のトランジスタＴｒ２のソースであり、第３のトランジスタＴｒ３のドレインであり、第４のトランジスタＴｒ４のドレインである。つまり、この層は第１のトランジスタＴｒ１のソースと第２のトランジスタＴｒ２のソースと第３のトランジスタのドレインと第４のトランジスタＴｒ４のドレインを兼ねている。ｃ層は半導体基板内のＮ型不純物層である。この層は第４のトランジスタＴｒ４のソースであり、接地電位が与えられる。ｄ層は、半導体基板内のＮ型不純物領域であり第１のトランジスタＴｒ１のドレインである。ｆ層は半導体基板内のＮ型不純物層であり、第３のトランジスタＴｒ３のソースであり、接地電位が与えられる。
【００６３】
Ａ部はビット線／ＢＬとa層とが接続される部分である。Ｂ部は導電層１とビット線ＢＬとが接続される部分である。Ｃ部はｃ層に接地電位が与えられる部分である。Ｄ部はビット線ＢＬとｄ層とが接続される部分である。Ｅ部は導電層３とビット線／ＢＬとが接続される部分である。Ｆ部はｆ層に接地電位が与えられる部分である。
【００６４】
ここで、導電層１とセンスアンプ活性化線２との間のＸ層の長さと、導電層３とセンスアンプ活性化線４との間のＸ層の長さとは等しく構成される。これによって導電層１とセンスアンプ活性化線２との間の寄生抵抗と、導電層２とセンスアンプ活性化線４との間の寄生抵抗が等しくされる。
【００６５】
つぎに動作について説明する。
【００６６】
メモリセルからのデータ“１”が与えられることにより、ビット線ＢＬの電位が１／２ＶＤＤ＋ΔＶに設定され、ビット線／ＢＬの電位が１／２ＶＤＤに設定された場合について説明する。
【００６７】
まず、第１のセンスアンプ活性化信号はＬレベルであり、第２のセンスアンプ活性化信号はＨレベルである。
【００６８】
次に、第１のセンスアンプ活性化信号はＨレベルで、第２のセンスアンプ活性化信号はＬレベルに設定される。すると、接地電位ＧＮＤが与えられる第３のトランジスタＴｒ３のソースからビット線を介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。また接地電位ＧＮＤが与えられる第４のトランジスタＴｒ４のソースからビット線／ＢＬを介してＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。（第７のトランジスタＴｒ７のソースからビット線を介して第３のトランジスタＴｒ３のソースの方向に電流が流れる。また第７のトランジスタＴｒ７のソースからビット線／ＢＬを介して第４のトランジスタＴｒ４のソースの方向に電流が流れる。）
第１のセンスアンプ活性化信号がＨレベルで、第２のセンスアンプ活性化信号がＬレベルに設定された直後は、以下の関係が成り立つ。
【００６９】
第２のトランジスタＴｒ２のゲート電位−第１のトランジスタＴｒ１のゲート電位＝ΔＶ
第６のトランジスタＴｒ６のゲート電位−第５のトランジスタＴｒ５のゲート電位＝ΔＶ
これにより、ビット線ＢＬからは電子が放出され、ビット線／ＢＬには電子が供給される。
【００７０】
一定の時間が経過すると、ビット線ＢＬの電位はＶＤＤに設定され、ビット線／ＢＬの電位はＧＮＤに設定される。
【００７１】
次に、メモリセルからのデータ“０”が与えられることにより、ビット線ＢＬの電位が１／２ＶＤＤに設定され、ビット線／ＢＬの電位が１／２ＶＤＤ＋ΔＶに設定された場合について説明する。
【００７２】
まず、第１のセンスアンプ活性化信号はＬレベルであり、第２のセンスアンプ活性化信号はＨレベルである。
【００７３】
次に、第１のセンスアンプ活性化信号はＨレベルで、第２のセンスアンプ活性化信号はＬレベルに設定される。すると、接地電位ＧＮＤが与えられる第３のトランジスタＴｒ３のソースからビット線を介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。また接地電位ＧＮＤが与えられる第４のトランジスタＴｒ４のソースからビット線／ＢＬを介して電源電位が与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。（第７のトランジスタＴｒ７のソースからビット線を介して第３のトランジスタＴｒ３のソースの方向に電流が流れる。また第７のトランジスタＴｒ７のソースからビット線／ＢＬを介して第４のトランジスタＴｒ４のソースの方向に電流が流れる。）
第１のセンスアンプ活性化信号がＨレベルで、第２のセンスアンプ活性化信号がＬレベルに設定された直後は、以下の関係が成り立つ。
【００７４】
第１のトランジスタＴｒ１のゲート電位−第２のトランジスタＴｒ２のゲート電位＝ΔＶ
第５のトランジスタＴｒ５のゲート電位−第６のトランジスタＴｒ６のゲート電位＝ΔＶ
これにより、ビット線／ＢＬからは電子が放出され、ビット線ＢＬには電子が供給される。
【００７５】
一定の時間が経過すると、ビット線／ＢＬの電位はＶＤＤに設定され、ビット線ＢＬの電位はＧＮＤに設定される。
【００７６】
第２の実施の形態では、導電層１と導電層２との間のＸ層の長さが導電層３と導電層４との間のＸ層の長さに等しい。よって導電層１と導電層２との間のＸ層の抵抗が導電層３と導電層４との間のＸ層の抵抗に等しい。すなわち、第１のトランジスタのソースから第３のトランジスタＴｒ３のドレインまでの寄生抵抗ｒ１が第２のトランジスタＴｒ２のソースから第４のトランジスタＴｒ４のドレインまでの寄生抵抗ｒ２に等しい。また、第３のトランジスタＴｒ３と第４のトランジスタのＴｒ４の特性が等しいので、ビット線ＢＬから第３のトランジスタＴｒ３までの電流経路の抵抗と、ビット線ＢＬから第４のトランジスタＴｒ４までの電流経路の抵抗と等しい。
【００７７】
よって、第２の実施の形態では、メモリセルに蓄えられたデータが“１”であっても、“０”であってもビット線対に生じる微少電位差ΔＶを増幅するスピードを同一にすることができる。
【００７８】
よって、メモリセルのデータの読み出し速度が遅くなってしまうと言う問題を解決することができる。
【００７９】
また、Ｘ層が、第１のトランジスタＴｒ１のソースと第２のトランジスタＴｒ２のソースと第３のトランジスタＴｒ３のドレインと第４のトランジスタＴｒ４のドレインを兼ねているので、第１の実施の形態より、素子面積を小さくできるという効果がある。
【００８０】
第１及び第２の実施の形態では、ビット線ＢＬと第３のトランジスタＴｒ３のソースとの間の電流経路の抵抗と、ビット線／ＢＬと第４のトランジスタＴｒ４のソースとの間の電流経路の抵抗を等しくしている。仮に、ビット線ＢＬと第５のトランジスタＴｒ５のソースとの間の電流経路の抵抗と、ビット線／ＢＬと第６のトランジスタＴｒ６のソースとの間の電流経路の抵抗とが等しくなければ、各実施例と同様に、等しくすることにより、さらに効果がある。
【００８１】
【発明の効果】
メモリセルに蓄えられたデータが“１”であっても、“０”であってもビット線対に生じる微少電位差ΔＶを増幅するスピードを同一にすることができる。
【００８２】
よって、メモリセルのデータの読み出し速度が遅くなってしまうと言う問題を解決することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のセンスアンプのレイアウト図である。
【図２】第１の実施の形態のセンスアンプの回路図である。
【図３】第２の実施の形態のセンスアンプのレイアウト図である。
【図４】第２の実施の形態のセンスアンプの回路図である。
【符号の説明】
１ 導電層（第２のトランジスタＴｒ２のゲート）
２ 第１のセンスアンプ活性化線
３ 導電層（第１のトランジスタＴｒ１のゲート）
４ 第２のセンスアンプ活性化線
１０ 導電層（第６のトランジスタＴｒ６のゲート）
１１ 導電層（第５のトランジスタＴｒ５のゲート）
１２ 第３のセンスアンプ活性化線
【産業上の利用分野】
この発明は、半導体記憶装置に関するものである。特にこの発明は、半導体記憶装置のセンスアンプのレイアウトに関するものである。
【０００２】
【従来の技術】
半導体記憶装置のセンスアンプは、メモリセルが接続されるビット線対に接続され、メモリセルに電荷量として蓄えられているデータがビット線対に読み出されることに応じて、ビット線対に生じる微少電位差を増幅するものである。
【０００３】
このセンスアンプは一例として、ドレインがビット線対の一方に接続され、ゲートがビット線対の他方に接続された第１のＮ型ＭＯＳトランジスタと、ドレイン電極がビット線対の他方に接続され、ゲートがビット線対の一方に接続される第２のＮ型ＭＯＳトランジスタと、ドレインが第１及び第２のＭＯＳトランジスタのソースに接続され、ゲートに第１のセンスアンプ活性化信号が与えれ、ソースにグランド電位が与えられる第３のＮ型ＭＯＳトランジスタと、ドレインがビット線対の一方に接続され、ゲートがビット線対の他方に接続された第１のＰ型ＭＯＳトランジスタと、ドレインがビット線対の他方に接続され、ゲートがビット線対の一方に接続される第２のＰ型ＭＯＳトランジスタと、ドレインが第１及び第２のＭＯＳトランジスタのソースに接続され、ゲートに第２のセンスアンプ活性化信号が与えれ、ソースに電源電位が与えられる第３のＰ型ＭＯＳトランジスタとから構成される。
【０００４】
また第１及び第２のＮ型ＭＯＳトランジスタのソース電極と第３のＭＯＳトランジスタのドレイン電極は、半導体基板内に共通の不純物層として形成される。
【０００５】
このセンスアンプに於いて、メモリセルに格納されたデータ“１”を読み出す場合にビット線対に与えられる微少電位差を増幅するスピードとメモリセルに格納されたデータ“０”を読み出す場合にビット線対に与えられる微少電位差を増幅するスピードとは等しいのが理想的である。
【０００６】
このため、従来のセンスアンプでは、第１のＮ型ＭＯＳトランジスタと第２のＮ型ＭＯＳトランジスタの特性（例えばゲート長／ゲート幅）が等しくされ、第１のＰ型ＭＯＳトランジスタと第２のＰ型ＭＯＳトランジスタの特性が等しくされていた。
【０００７】
【発明が解決しようとする課題】
従来のセンスアンプに於いて、例えば、第１のＮ型ＭＯＳトランジスタのゲートと第３のＮ型ＭＯＳトランジスタのゲートとの間の半導体基板内の不純物層の長さが、第２のＮ型ＭＯＳトランジスタのゲートと第３のＮ型ＭＯＳトランジスタのゲートとの間の半導体基板内の不純物層の長さと異なっていた。
【０００８】
これによって、電源電位が与えられる第３のＰ型ＭＯＳトランジスタのソースからビット線対の一方を通って接地電位が与えられる第３のＮ型ＭＯＳトランジスタのソースに至る電流経路と、電源電位が与えられる第３のＰ型ＭＯＳトランジスタのソースからビット線対の他方を通って接地電位が与えられる第３のＮ型ＭＯＳトランジスタのソースに至る電流経路の抵抗が異なってしまう。
【０００９】
よって、例えば、従来のセンスアンプに於いて、メモリセルにデータ“１”が蓄えれている場合にセンスアンプがビット線対の微少電位を増幅するスピードがメモリセルにデータ“０”が蓄えられている場合にセンスアンプがビット線対の微少電位を増幅するスピードより遅くなってしまう場合があった。
【００１０】
よって装置全体として見た場合、メモリセルのデータの読み出し速度が遅くなってしまうと言う問題があった。
【００１１】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルと、前記複数のメモリセルに接続され、半導体基板上に形成されるビット線対と、前記ビット線対の一方に接続され、前記半導体基板内に形成される第１導電型の第１の不純物層と、前記ビット線対の他方に接続され、前記半導体基板内に形成される第１導電型の第２の不純物層と、前記半導体基板内に形成される第１導電型の第３の不純物層と、前記半導体基板内に形成される第１導電型の第４の不純物層と、所定の電位が与えられ、前記半導体基板内に形成される第１導電型の第５の不純物層と、前記所定の電位が与えられ、前記半導体基板内に形成される第１導電型の第６の不純物層と、
前記第１の不純物層と第３の不純物層との間の前記半導体基板上に形成され、前記ビット線対の他方に接続される第１の配線層と、前記第２の不純物領域と第４の不純物領域との間の前記半導体基板上に形成され、前記ビット線対の一方に接続される第２の配線層と、前記第３の不純物層と前記第５の不純物層との間の前記半導体基板上に形成され、センスアンプ活性化信号が与えられる第３の配線層と、前記第４の不純物層と前記第６の不純物層との間の前記半導体基板上に形成され、前記センスアンプ活性化信号が与えられる第４の配線層とを有することにある。
【００１２】
【発明の実施の形態】
図１は本発明の第１の実施の形態のセンスアンプのレイアウト図である。
【００１３】
図２は本発明の第１の実施の形態のセンスアンプの回路図である。
【００１４】
図１、２を参照して本発明の第１の実施の形態について説明する。
【００１５】
まず、図２を参照して第１の実施の形態のセンスアンプの回路構成について説明する。
【００１６】
このセンスアンプは、Ｎ型ＭＯＳトランジスタである第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４及びＰ型ＭＯＳトランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７から構成される。このセンスアンプはビット線対（ビット線ＢＬ、／ＢＬ）に接続される。
【００１７】
第１のトランジスタＴｒ１に於いて、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。第３のトランジスタのゲートは第１のセンスアンプ活性化信号が与えられ、ドレインは、第１のトランジスタＴｒ１のソースに寄生抵抗ｒ２を介して接続され、ソースには接地電位ＧＮＤが与えられる。
【００１８】
第２のトランジスタＴｒ２に於いて、ゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。第４のトランジスタに於いて、ゲートは、第３のトランジスタのゲートに接続され、第１のセンスアンプ活性化信号が与えられ、ドレインは、第２のトランジスタＴｒ２のソースに寄生抵抗ｒ１を介して接続され、ソースには接地電位ＧＮＤが与えられる。
【００１９】
第５のトランジスタＴｒ５に於いて、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。第６のトランジスタＴｒ６に於いて、ゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。第７のトランジスタに於いて、ゲートは、第２のセンスアンプ活性化信号が与えられ、ドレインは第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のソースに接続され、ソースは内部で生成された内部電位ＶＤＤが与えられる。
【００２０】
次に、図１を参照して、図２のセンスアンプのレイアウトを説明する。
【００２１】
図１に於いて、図示しない複数のメモリセルに接続された複数のビット線対（ビット線ＢＬ，／ＢＬ）に対応して複数のセンスアンプがそれぞれ配置される。このレイアウトの右側には、センスアンプのＮ型ＭＯＳトランジスタである第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４が配置され、レイアウトの左側には、センスアンプのＰ型ＭＯＳトランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７が配置される。
【００２２】
ここで第１のトランジスタＴｒ１及び第２のトランジスタＴｒ２は、第５のトランジスタＴｒ５及び第６のトランジスタＴｒ６より、ゲート長／ゲート幅が小さく設定される。
【００２３】
まず第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４のレイアウトについて説明する。ここで、この回路を形成する半導体基板はＰ型基板であるとする。
【００２４】
１は、半導体基板上に形成される導電層であり、第２のトランジスタＴｒ２のゲートである。２は第１のセンスアンプ活性化信号が与えられるセンスアンプ活性化線であると共に第４のトランジスタＴｒ４のゲートである。３は、半導体基板上に形成される導電層であり、第１のトランジスタＴｒ１のゲートである。４は第１のセンスアンプ活性化信号が与えられるセンスアンプ活性化線であり、第３のトランジスタＴｒ３のゲートである。
【００２５】
ａ層は、半導体基板内のＮ型不純物層であり第２のトランジスタのドレインでもある。ｂ層は半導体基板内のＮ型不純物層である。この層は第２のトランジスタＴｒ２のソースであると共に第４のトランジスタＴｒ４のドレインである。つまり、この層は第２のトランジスタＴｒ２のソースと第４のトランジスタＴｒ４のドレインを兼ねている。ｃ層は半導体基板内のＮ型不純物層である。この層は第４のトランジスタＴｒ４のソースであり、接地電位が与えられる。ｄ層は、半導体基板内のＮ型不純物層であり第１のトランジスタＴｒ１のドレインである。ｅ層は半導体基板内のＮ型不純物層である。この層は第１のトランジスタＴｒ１のソースであると共に第３のトランジスタＴｒ３のドレインでもある。この層は第１のトランジスタＴｒ１のソースと第３のトランジスタＴｒ３のドレインを兼ねている。ｆ層は半導体基板内のＮ型不純物層である。この層は第３のトランジスタＴｒ３のソースであり、接地電位が与えられる。
【００２６】
Ａ部はビット線／ＢＬとa層とが接続される部分である。Ｂ部は導電層１とビット線ＢＬとが接続される部分である。 Ｃ部はｃ層に接地電位が与えられる部分である。Ｄ部はビット線ＢＬとｄ層とが接続される部分である。Ｅ部は導電層３とビット線／ＢＬとが接続される部分である。 Ｆ部はｆ層に接地電位が与えられる部分である。ｃ層とe層とはＬＯＣＯＳ酸化膜によって分離されている。
【００２７】
ここで、導電層１とセンスアンプ活性化線２との間のｂ層の長さ及び寄生抵抗（ｒ１）と、導電層３とセンスアンプ活性化線４との間のｅ層の長さ及び寄生抵抗（ｒ２）とは等しく構成される。
【００２８】
次に第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７のレイアウトについて説明する。
【００２９】
トランジスタＴｒ５〜Ｔｒ７はＰ型半導体基板内に形成されたＮ型ウエルＺ内に形成されるものとする。
【００３０】
１０は半導体基板上に形成される導電層であり、第６のトランジスタＴｒ６のゲートである。１１は半導体基板上に形成される導電層であり、第５のトランジスタＴｒ５のゲートである。１２は第２のセンスアンプ活性化信号が与えられるセンスアンプセンスアンプ活性化線であり、第７のトランジスタＴｒ７のゲートである。
【００３１】
ｊ層は、Ｎ型ウエルＺ内のＰ型不純物層であり第５のトランジスタＴＲ５のドレインである。ｋ層はＮ型ウエルＺ内のＰ型不純物層である。この層は第５のトランジスタＴｒ５のソースであると共に第６のトランジスタＴｒ６のソースでもある。この層は第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のソースを兼用する。ｌ層はウエルＺ内のＰ型不純物層であり、第６のトランジスタＴｒ６のドレインである。
【００３２】
ｉ層は、ウエルＺ内のＰ型不純物層であり第７のトランジスタＴｒ７のドレインである。ｈ層は、ウエルＺ内のＰ型不純物層であり、第７のトランジスタのソースである。
【００３３】
Ｋ部とＬ部とは図示しない導電層を介して電気的に接続される。これによりビット線ＢＬとｊ層とが電気的に接続される。Ｇ部は導電層１１とビット線／ＢＬとが接続される部分である。Ｏ部とＮ部とは図示しない導電層を介して電気的に接続される。これによりビット線／ＢＬとｌ層とが電気的に接続される。Ｐ部は導電層１０とビット線ＢＬとが接続される部分である。Ｉ部とＭ部は図示しない導電層を介して電気的に接続される。これにより第５のトランジスタＴｒ５及び第６のトランジスタのソースと第７のトランジスタのドレインとは電気的に接続される。Ｈ部は内部電位ＶＤＤが与えられる部分である。
【００３４】
つぎに動作について説明する。
【００３５】
メモリセルからのデータ“１”が与えられることにより、ビット線ＢＬの電位が１／２ＶＤＤ＋ΔＶに設定され、ビット線／ＢＬの電位が１／２ＶＤＤに設定された場合について説明する。
【００３６】
まず、第１のセンスアンプ活性化信号はＬレベルであり、第２のセンスアンプ活性化信号はＨレベルである。
【００３７】
次に、第１のセンスアンプ活性化信号はＨレベルで、第２のセンスアンプ活性化信号はＬレベルに設定される。すると、接地電位ＧＮＤが与えられる第３のトランジスタＴｒ３のソースからビット線を介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。また接地電位ＧＮＤが与えられる第４のトランジスタＴｒ４のソースからビット線／ＢＬを介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。（第７のトランジスタＴｒ７のソースからビット線を介して第３のトランジスタＴｒ３のソースの方向に電流が流れる。また第７のトランジスタＴｒ７のソースからビット線／ＢＬを介して第４のトランジスタＴｒ４のソースの方向に電流が流れる。）
第１のセンスアンプ活性化信号がＨレベルで、第２のセンスアンプ活性化信号がＬレベルに設定された直後は、以下の関係が成り立つ。
【００３８】
第２のトランジスタＴｒ２のゲート電位−第１のトランジスタＴｒ１のゲート電位＝ΔＶ
第６のトランジスタＴｒ６のゲート電位−第５のトランジスタＴｒ５のゲート電位＝ΔＶ
これにより、ビット線ＢＬからは電子が放出され、ビット線／ＢＬには電子が供給される。
【００３９】
一定の時間が経過すると、ビット線ＢＬの電位はＶＤＤに設定され、ビット線／ＢＬの電位はＧＮＤに設定される。
【００４０】
次に、メモリセルからのデータ“０”が与えられることにより、ビット線ＢＬの電位が１／２ＶＤＤに設定され、ビット線／ＢＬの電位が１／２ＶＤＤ＋ΔＶに設定された場合について説明する。
【００４１】
まず、第１のセンスアンプ活性化信号はＬレベルであり、第２のセンスアンプ活性化信号はＨレベルである。
【００４２】
次に、第１のセンスアンプ活性化信号はＨレベルで、第２のセンスアンプ活性化信号はＬレベルに設定される。すると、接地電位ＧＮＤが与えられる第３のトランジスタＴｒ３のソースからビット線を介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。また接地電位ＧＮＤが与えられる第４のトランジスタＴｒ４のソースからビット線／ＢＬを介して電源電位が与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。（第７のトランジスタＴｒ７のソースからビット線を介して第３のトランジスタＴｒ３のソースの方向に電流が流れる。また第７のトランジスタＴｒ７のソースからビット線／ＢＬを介して第４のトランジスタＴｒ４のソースの方向に電流が流れる。）
第１のセンスアンプ活性化信号がＨレベルで、第２のセンスアンプ活性化信号がＬレベルに設定された直後は、以下の関係が成り立つ。
【００４３】
第１のトランジスタＴｒ１のゲート電位−第２のトランジスタＴｒ２のゲート電位＝ΔＶ
第５のトランジスタＴｒ５のゲート電位−第６のトランジスタＴｒ６のゲート電位＝ΔＶ
これにより、ビット線／ＢＬからは電子が放出され、ビット線ＢＬには電子が供給される。
【００４４】
一定の時間が経過すると、ビット線／ＢＬの電位はＶＤＤに設定され、ビット線ＢＬの電位はＧＮＤに設定される。
【００４５】
第１の実施の形態では、導電層１と導電層２との間のｂ層の長さが導電層３と導電層４との間のｅ層の長さに等しい。よって、導電層１と導電層２との間のｂ層の抵抗（寄生抵抗ｒ１）が導電層３と導電層４との間のｅ層の抵抗（寄生抵抗ｒ２）に等しい。すなわち、第１のトランジスタのソースから第３のトランジスタＴｒ３のドレインまでの寄生抵抗ｒ１が第２のトランジスタＴｒ２のソースから第４のトランジスタＴｒ４のドレインまでの寄生抵抗ｒ２に等しい。また、第３のトランジスタＴｒ３と第４のトランジスタのＴｒ４の特性が等しいので、ビット線ＢＬから第３のトランジスタＴｒ３までの電流経路の抵抗と、ビット線ＢＬから第４のトランジスタＴｒ４までの電流経路の抵抗と等しい。
【００４６】
よって、第１の実施の形態では、メモリセルに蓄えられたデータが“１”であっても、“０”であってもビット線対に生じる微少電位差ΔＶを増幅するスピードを同一にすることができる。
【００４７】
よって、メモリセルのデータの読み出し速度が遅くなってしまうと言う問題を解決することができる。
【００４８】
図３は本発明の第２の実施の形態のセンスアンプのレイアウトである。
【００４９】
図４は本発明の第２の実施の形態のセンスアンプの回路図である。
【００５０】
図３、４を参照して本発明の第２の実施の形態について説明する。
【００５１】
まず、図４を参照して第２の実施の形態のセンスアンプの回路構成について説明する。
【００５２】
このセンスアンプは、Ｎ型ＭＯＳトランジスタである第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４及びＰ型ＭＯＳトランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７から構成される。このセンスアンプはビット線対（ビット線ＢＬ、／ＢＬ）に接続される。
【００５３】
第１のトランジスタＴｒ１に於いて、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。第３のトランジスタに於いて、ゲートは第１のセンスアンプ活性化信号が与えられ、ドレインは、第１のトランジスタＴｒ１のソースに寄生抵抗ｒ２を介して接続され、ソースには接地電位ＧＮＤが与えられる。
【００５４】
第２のトランジスタＴｒ２に於いて、ゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。第４のトランジスタに於いて、ゲートは、第３のトランジスタのゲートに接続され、第１のセンスアンプ活性化信号が与えられ、ドレインは、第２のトランジスタＴｒ２のソースに寄生抵抗ｒ１を介して接続され、ソースには接地電位ＧＮＤが与えられる。第１のトランジスタのソースと第２のトランジスタのソースとは電気的に接続している。
【００５５】
第５のトランジスタＴｒ５に於いて、ゲートはビット線／ＢＬに接続され、ドレインはビット線ＢＬに接続される。第６のトランジスタＴｒ６のゲートはビット線ＢＬに接続され、ドレインはビット線／ＢＬに接続される。第７のトランジスタＴｒ７於いて、ゲートは、第２のセンスアンプ活性化信号が与えられ、ドレインは第５のトランジスタＴｒ５のソースと第６のトランジスタＴｒ６のソースに接続され、ソースは内部電位ＶＤＤが与えられる。
【００５６】
つぎに図３を参照して第２の実施の形態のセンスアンプのレイアウトを説明する。
【００５７】
この装置は、Ｐ型半導体基板を用いて形成される。
【００５８】
図３に於いて、図示しないメモリセルに接続された複数のビット線対（ビット線ＢＬ，／ＢＬ）に対応して複数のセンスアンプがそれぞれ配置される。このレイアウトの右側には、センスアンプのＮ型ＭＯＳトランジスタである第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４が配置され、レイアウトの左側には、センスアンプのＰ型トランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７が配置される。
【００５９】
センスアンプのＰ型トランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７は第１の実施の形態のセンスアンプのＰ型トランジスタである第５のトランジスタＴｒ５〜第７のトランジスタＴｒ７と同様なレイアウトなので説明を省略する。
【００６０】
第１のトランジスタＴｒ１〜第４のトランジスタＴｒ４のレイアウトについて説明する。
【００６１】
１は、半導体基板上に形成される導電層であり、第２のトランジスタＴｒ２のゲートである。２は第１のセンスアンプ活性化信号が与えられるセンスアンプ活性化線であると共に第４のトランジスタＴｒ４のゲートである。３は、半導体基板上に形成される導電層であり、第１のトランジスタＴｒ１のゲートである。４は第１のセンスアンプ活性化信号が与えられるセンスアンプ活性化線であり、第３のトランジスタＴｒ３のゲートである。
【００６２】
ａ層は、半導体基板内のＮ型不純物層であり第２のトランジスタのドレインでもある。Ｘ層は半導体基板内のＮ型不純物層である。この層は第１のトランジスタＴｒ１のソースであり、第２のトランジスタＴｒ２のソースであり、第３のトランジスタＴｒ３のドレインであり、第４のトランジスタＴｒ４のドレインである。つまり、この層は第１のトランジスタＴｒ１のソースと第２のトランジスタＴｒ２のソースと第３のトランジスタのドレインと第４のトランジスタＴｒ４のドレインを兼ねている。ｃ層は半導体基板内のＮ型不純物層である。この層は第４のトランジスタＴｒ４のソースであり、接地電位が与えられる。ｄ層は、半導体基板内のＮ型不純物領域であり第１のトランジスタＴｒ１のドレインである。ｆ層は半導体基板内のＮ型不純物層であり、第３のトランジスタＴｒ３のソースであり、接地電位が与えられる。
【００６３】
Ａ部はビット線／ＢＬとa層とが接続される部分である。Ｂ部は導電層１とビット線ＢＬとが接続される部分である。Ｃ部はｃ層に接地電位が与えられる部分である。Ｄ部はビット線ＢＬとｄ層とが接続される部分である。Ｅ部は導電層３とビット線／ＢＬとが接続される部分である。Ｆ部はｆ層に接地電位が与えられる部分である。
【００６４】
ここで、導電層１とセンスアンプ活性化線２との間のＸ層の長さと、導電層３とセンスアンプ活性化線４との間のＸ層の長さとは等しく構成される。これによって導電層１とセンスアンプ活性化線２との間の寄生抵抗と、導電層２とセンスアンプ活性化線４との間の寄生抵抗が等しくされる。
【００６５】
つぎに動作について説明する。
【００６６】
メモリセルからのデータ“１”が与えられることにより、ビット線ＢＬの電位が１／２ＶＤＤ＋ΔＶに設定され、ビット線／ＢＬの電位が１／２ＶＤＤに設定された場合について説明する。
【００６７】
まず、第１のセンスアンプ活性化信号はＬレベルであり、第２のセンスアンプ活性化信号はＨレベルである。
【００６８】
次に、第１のセンスアンプ活性化信号はＨレベルで、第２のセンスアンプ活性化信号はＬレベルに設定される。すると、接地電位ＧＮＤが与えられる第３のトランジスタＴｒ３のソースからビット線を介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。また接地電位ＧＮＤが与えられる第４のトランジスタＴｒ４のソースからビット線／ＢＬを介してＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。（第７のトランジスタＴｒ７のソースからビット線を介して第３のトランジスタＴｒ３のソースの方向に電流が流れる。また第７のトランジスタＴｒ７のソースからビット線／ＢＬを介して第４のトランジスタＴｒ４のソースの方向に電流が流れる。）
第１のセンスアンプ活性化信号がＨレベルで、第２のセンスアンプ活性化信号がＬレベルに設定された直後は、以下の関係が成り立つ。
【００６９】
第２のトランジスタＴｒ２のゲート電位−第１のトランジスタＴｒ１のゲート電位＝ΔＶ
第６のトランジスタＴｒ６のゲート電位−第５のトランジスタＴｒ５のゲート電位＝ΔＶ
これにより、ビット線ＢＬからは電子が放出され、ビット線／ＢＬには電子が供給される。
【００７０】
一定の時間が経過すると、ビット線ＢＬの電位はＶＤＤに設定され、ビット線／ＢＬの電位はＧＮＤに設定される。
【００７１】
次に、メモリセルからのデータ“０”が与えられることにより、ビット線ＢＬの電位が１／２ＶＤＤに設定され、ビット線／ＢＬの電位が１／２ＶＤＤ＋ΔＶに設定された場合について説明する。
【００７２】
まず、第１のセンスアンプ活性化信号はＬレベルであり、第２のセンスアンプ活性化信号はＨレベルである。
【００７３】
次に、第１のセンスアンプ活性化信号はＨレベルで、第２のセンスアンプ活性化信号はＬレベルに設定される。すると、接地電位ＧＮＤが与えられる第３のトランジスタＴｒ３のソースからビット線を介して内部電位ＶＤＤが与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。また接地電位ＧＮＤが与えられる第４のトランジスタＴｒ４のソースからビット線／ＢＬを介して電源電位が与えられる第７のトランジスタＴｒ７のソースの方向に電子が移動する。（第７のトランジスタＴｒ７のソースからビット線を介して第３のトランジスタＴｒ３のソースの方向に電流が流れる。また第７のトランジスタＴｒ７のソースからビット線／ＢＬを介して第４のトランジスタＴｒ４のソースの方向に電流が流れる。）
第１のセンスアンプ活性化信号がＨレベルで、第２のセンスアンプ活性化信号がＬレベルに設定された直後は、以下の関係が成り立つ。
【００７４】
第１のトランジスタＴｒ１のゲート電位−第２のトランジスタＴｒ２のゲート電位＝ΔＶ
第５のトランジスタＴｒ５のゲート電位−第６のトランジスタＴｒ６のゲート電位＝ΔＶ
これにより、ビット線／ＢＬからは電子が放出され、ビット線ＢＬには電子が供給される。
【００７５】
一定の時間が経過すると、ビット線／ＢＬの電位はＶＤＤに設定され、ビット線ＢＬの電位はＧＮＤに設定される。
【００７６】
第２の実施の形態では、導電層１と導電層２との間のＸ層の長さが導電層３と導電層４との間のＸ層の長さに等しい。よって導電層１と導電層２との間のＸ層の抵抗が導電層３と導電層４との間のＸ層の抵抗に等しい。すなわち、第１のトランジスタのソースから第３のトランジスタＴｒ３のドレインまでの寄生抵抗ｒ１が第２のトランジスタＴｒ２のソースから第４のトランジスタＴｒ４のドレインまでの寄生抵抗ｒ２に等しい。また、第３のトランジスタＴｒ３と第４のトランジスタのＴｒ４の特性が等しいので、ビット線ＢＬから第３のトランジスタＴｒ３までの電流経路の抵抗と、ビット線ＢＬから第４のトランジスタＴｒ４までの電流経路の抵抗と等しい。
【００７７】
よって、第２の実施の形態では、メモリセルに蓄えられたデータが“１”であっても、“０”であってもビット線対に生じる微少電位差ΔＶを増幅するスピードを同一にすることができる。
【００７８】
よって、メモリセルのデータの読み出し速度が遅くなってしまうと言う問題を解決することができる。
【００７９】
また、Ｘ層が、第１のトランジスタＴｒ１のソースと第２のトランジスタＴｒ２のソースと第３のトランジスタＴｒ３のドレインと第４のトランジスタＴｒ４のドレインを兼ねているので、第１の実施の形態より、素子面積を小さくできるという効果がある。
【００８０】
第１及び第２の実施の形態では、ビット線ＢＬと第３のトランジスタＴｒ３のソースとの間の電流経路の抵抗と、ビット線／ＢＬと第４のトランジスタＴｒ４のソースとの間の電流経路の抵抗を等しくしている。仮に、ビット線ＢＬと第５のトランジスタＴｒ５のソースとの間の電流経路の抵抗と、ビット線／ＢＬと第６のトランジスタＴｒ６のソースとの間の電流経路の抵抗とが等しくなければ、各実施例と同様に、等しくすることにより、さらに効果がある。
【００８１】
【発明の効果】
メモリセルに蓄えられたデータが“１”であっても、“０”であってもビット線対に生じる微少電位差ΔＶを増幅するスピードを同一にすることができる。
【００８２】
よって、メモリセルのデータの読み出し速度が遅くなってしまうと言う問題を解決することができる。
【図面の簡単な説明】
【図１】第１の実施の形態のセンスアンプのレイアウト図である。
【図２】第１の実施の形態のセンスアンプの回路図である。
【図３】第２の実施の形態のセンスアンプのレイアウト図である。
【図４】第２の実施の形態のセンスアンプの回路図である。
【符号の説明】
１ 導電層（第２のトランジスタＴｒ２のゲート）
２ 第１のセンスアンプ活性化線
３ 導電層（第１のトランジスタＴｒ１のゲート）
４ 第２のセンスアンプ活性化線
１０ 導電層（第６のトランジスタＴｒ６のゲート）
１１ 導電層（第５のトランジスタＴｒ５のゲート）
１２ 第３のセンスアンプ活性化線
Claims (18)
- 複数のメモリセルと、
前記複数のメモリセルに接続され、半導体基板上に形成されるビット線対と、
前記ビット線対の一方に接続され、前記半導体基板内に形成される第１導電型の第１の不純物層と、
前記ビット線対の他方に接続され、前記半導体基板内に形成される第１導電型の第２の不純物層と、
前記半導体基板内に形成される第１導電型の第３の不純物層と、
前記半導体基板内に形成される第１導電型の第４の不純物層と、
所定の電位が与えられ、前記半導体基板内に形成される第１導電型の第５の不純物層と、
前記所定の電位が与えられ、前記半導体基板内に形成される第１導電型の第６の不純物層と、
前記第１の不純物層と第３の不純物層との間の前記半導体基板上に形成され、前記ビット線対の他方に接続される第１の配線層と、
前記第２の不純物領域と第４の不純物領域との間の前記半導体基板上に形成され、前記ビット線対の一方に接続される第２の配線層と、
前記第３の不純物層と前記第５の不純物層との間の前記半導体基板上に形成され、センスアンプ活性化信号が与えられる第３の配線層と、
前記第４の不純物層と前記第６の不純物層との間の前記半導体基板上に形成され、前記センスアンプ活性化信号が与えられる第４の配線層とを有することを特徴とする半導体記憶装置。 - 前記第３の不純物層は前記第１の不純物層の周りを覆う様に形成され、前記第１の配線層はループ状に形成され、前記第４の不純物層は前記第２の不純物層の周りを覆う様に形成され、前記第２の配線層はループ状に形成されることを特徴とする請求項１記載の半導体記憶装置。
- 前記第１の配線層と前記第３の配線層との間の前記第３の不純物層の長さ又は抵抗は、前記第２の配線層と前記第４の配線層との間の前記第４の不純物層の長さ又は抵抗に実質的に等しいことを特徴とする請求項１又は２記載の半導体記憶装置。
- 前記第３の配線層と前記第４の配線層とは互いに接続されることを特徴とする請求項１、２又は３記載の半導体記憶装置。
- 前記第３の不純物層と前記第６の不純物層との間にはLOCOS酸化膜が形成されることを特徴とする請求項１、２、３又は４記載の半導体記憶装置。
- 前記第３の不純物層と前記第４の不純物層は同一の不純物層として形成されることを特徴とする請求項１、２、３、４又は５記載の半導体記憶装置。
- 前記ビット線の一方と前記第５の不純物層との間の抵抗と前記ビット線の他方と前記第６の不純物との間の抵抗とは、前記センスアンプ活性化信号が活性化状態のとき、実質的に等しいことを特徴とする請求項１、２、３、４又は５に記載の半導体記憶装置。
- 複数のメモリセルと、
前記複数のメモリセルに接続され、半導体基板上に形成されるビット線対と、
前記ビット線対の一方に接続され、前記半導体基板内に形成される第１導電型の第１の不純物層と、
前記ビット線対の他方に接続され、前記半導体基板内に形成される第１導電型の第２の不純物層と、
前記半導体基板内に形成される第１導電型の第３の不純物層と、
所定の電位が与えられ、前記半導体基板内に形成される第１導電型の第４の不純物層と、
前記所定の電位が与えられ、前記半導体基板内に形成される第１導電型の第５の不純物層と、
前記第１の不純物層と第３の不純物層との間の前記半導体基板上に形成され、前記ビット線対の他方に接続される第１の配線層と、
前記第２の不純物層と第３の不純物層との間の前記半導体基板上に形成され、前記ビット線対の一方に接続される第２の配線層と、
前記第３の不純物層と前記第４の不純物層との間の前記半導体基板上に形成され、センスアンプ活性化信号が与えられる第３の配線層と、
前記第３の不純物層と前記第５の不純物層との間の前記半導体基板上に形成され、前記センスアンプ活性化信号が与えられる第４の配線層とを有することを特徴とする半導体記憶装置。 - 前記第３の不純物層は前記第１及び第２の不純物層の周りを覆う様に形成され、前記第１及び第２の配線層はループ状に形成されることを特徴とする請求項８記載の半導体記憶装置。
- 前記第１の配線層と前記第３の配線層との間の前記第３の不純物層の長さ又は抵抗は、前記第２の配線層と前記第４の配線層との間の前記第３の不純物層の長さ又は抵抗に実質的に等しいことを特徴とする請求項８又は９記載の半導体記憶装置。
- 前記第３の配線層と前記第４の配線層とは互いに接続されることを特徴とする請求項８、９又は１０記載の半導体記憶装置。
- 前記ビット線の一方と前記第４の不純物層との間の抵抗と前記ビット線の他方と前記第５の不純物との間の抵抗とは、前記センスアンプ活性化信号が活性化状態のとき、実質的に等しいことを特徴とする請求項８、９、１０又は１１記載の半導体記憶装置。
- 複数のメモリセルと、
前記複数のメモリセルに接続されるビット線対と、
第１の電極が前記ビット線対の一方に接続され、制御電極が前記ビット線対の他方に接続される第１のトランジスタと、
第１の電極が前記ビット線対の他方に接続され、制御電極が前記ビット線対の一方に接続される第２のトランジスタと、
制御電極にセンスアンプ活性化信号が与えられ、第１の電極が前記第１のトランジスタの第２の電極に接続され、第２の電極に所定の電位が与えられる第３のトランジスタと、
制御電極に前記センスアンプ活性化線が与えられ、第１の電極が前記第２のトランジスタの第２の電極に接続され、第２の電極に前記所定の電位が与えられる第４のトランジスタとを有することを特徴とする半導体記憶装置。 - 前記第３のトランジスタ及び前記第４のトランジスタの制御電極とは互いに接続されることを特徴とする請求項１３記載の半導体記憶装置。
- 前記第１のトランジスタと前記第２のトランジスタの制御電極はそれぞれループ状に形成されることを特徴とする請求項１３又は１４記載の半導体記憶装置。
- 前記第１のトランジスタの第２の電極から前記第３のトランジスタの第１の電極までの距離又は抵抗と前記第２のトランジスタの第２の電極から前記第４のトランジスタの第１の電極までの距離又は抵抗が実質的に等しいことを特徴とする請求項１３、１４又は１５に記載の半導体記憶装置。
- 前記第１のトランジスタの第２の電極と前記第３のトランジスタの第１の電極とは前記半導体基板内の共通の第１の不純物層によって形成され、かつ前記第２のトランジスタの第２の電極と前記第４のトランジスタの第１の電極とは前記半導体基板内の共通の第２の不純物層によって形成され、前記第１のトランジスタの制御電極と前記第３のトランジスタの制御電極との間の前記第１の不純物層の長さまたは抵抗は、前記第２のトランジスタの制御電極と前記第４のトランジスタの制御電極との間の前記第２の不純物層の長さ又は抵抗に等しいことを特徴とする請求項１３、１４、１５又は１６に記載の半導体記憶装置。
- 前記第１のトランジスタの第２の電極と前記第３のトランジスタの第１の電極と前記第２のトランジスタの第２の電極と前記第４のトランジスタの第１の電極とは前記半導体基板内の共通の不純物層によって形成され、前記第１のトランジスタの制御電極と前記第３のトランジスタの制御電極との間の前記不純物層の長さまたは抵抗は、前記第２のトランジスタの制御電極と前記第４のトランジスタの制御電極との間の前記不純物層の長さ又は抵抗に等しいことを特徴とする請求項１３、１４、１５、１６記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21555498A JP3670139B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体記憶装置 |
| US09/362,550 US6091095A (en) | 1998-07-30 | 1999-07-28 | Semiconductor storage |
| US09/577,141 US20030081482A1 (en) | 1998-07-30 | 2000-05-24 | Semiconductor storage |
| US09/874,222 US20010026489A1 (en) | 1998-07-30 | 2001-06-06 | Semiconductor storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21555498A JP3670139B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000049308A JP2000049308A (ja) | 2000-02-18 |
| JP3670139B2 true JP3670139B2 (ja) | 2005-07-13 |
Family
ID=16674360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21555498A Expired - Fee Related JP3670139B2 (ja) | 1998-07-30 | 1998-07-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6091095A (ja) |
| JP (1) | JP3670139B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003068880A (ja) * | 2001-08-29 | 2003-03-07 | Hitachi Ltd | 半導体集積回路装置 |
| US7029765B2 (en) * | 2003-04-22 | 2006-04-18 | Universal Display Corporation | Organic light emitting devices having reduced pixel shrinkage |
| US11498934B2 (en) * | 2019-01-30 | 2022-11-15 | Inpria Corporation | Monoalkyl tin trialkoxides and/or monoalkyl tin triamides with particulate contamination and corresponding methods |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| JP3302796B2 (ja) * | 1992-09-22 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
-
1998
- 1998-07-30 JP JP21555498A patent/JP3670139B2/ja not_active Expired - Fee Related
-
1999
- 1999-07-28 US US09/362,550 patent/US6091095A/en not_active Expired - Lifetime
-
2000
- 2000-05-24 US US09/577,141 patent/US20030081482A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US6091095A (en) | 2000-07-18 |
| JP2000049308A (ja) | 2000-02-18 |
| US20030081482A1 (en) | 2003-05-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
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