JPS61245577A - 不揮発性半導体メモリ素子 - Google Patents
不揮発性半導体メモリ素子Info
- Publication number
- JPS61245577A JPS61245577A JP60087145A JP8714585A JPS61245577A JP S61245577 A JPS61245577 A JP S61245577A JP 60087145 A JP60087145 A JP 60087145A JP 8714585 A JP8714585 A JP 8714585A JP S61245577 A JPS61245577 A JP S61245577A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- voltage
- writing
- erasing
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、電気的に書き込みおよび消去を行い得る、絶
縁ゲート型電界効果トランジスタ構造の不揮発性半導体
メモリ素子に関する。
縁ゲート型電界効果トランジスタ構造の不揮発性半導体
メモリ素子に関する。
電気的に書き込みを行なう１素子／メモリセルの不揮発
性半導体メモリ素子として、絶縁ゲート型電界効果トラ
ンジスタ構造のソース、ドレイン領域の間のチャネル領
域上に浮遊ゲートと制御ゲートを積層した、ホット・キ
ャリア注入型のいわゆるＳＡＭＯＳメモリがよく知られ
ている。このＳＡＭＯＳメモリ素子では例えばｎチャネ
ルの場合、ドレインおよび制御ゲートに正電圧を印加し
てチャネル電流を流し、ドレイン領域近傍で生成された
ホット・キャリアのうち電子を浮遊ゲートに注入するこ
とにより書き込みが行われる。しかし従来のＳＡＭＯＳ
メモリでは、書き込んだ情報を電気的に消去することは
できなかった。
性半導体メモリ素子として、絶縁ゲート型電界効果トラ
ンジスタ構造のソース、ドレイン領域の間のチャネル領
域上に浮遊ゲートと制御ゲートを積層した、ホット・キ
ャリア注入型のいわゆるＳＡＭＯＳメモリがよく知られ
ている。このＳＡＭＯＳメモリ素子では例えばｎチャネ
ルの場合、ドレインおよび制御ゲートに正電圧を印加し
てチャネル電流を流し、ドレイン領域近傍で生成された
ホット・キャリアのうち電子を浮遊ゲートに注入するこ
とにより書き込みが行われる。しかし従来のＳＡＭＯＳ
メモリでは、書き込んだ情報を電気的に消去することは
できなかった。
電気的に書き込みを行いかつ、電気的に消去をおこなう
不揮発性半導体メモリ素子としては、極薄いゲート絶縁
膜を用いてこのゲート絶縁膜中の電子のトンネリング現
象を利用するものがある。
不揮発性半導体メモリ素子としては、極薄いゲート絶縁
膜を用いてこのゲート絶縁膜中の電子のトンネリング現
象を利用するものがある。
しかしこの様なトンネリング現象を利用した不揮発性半
導体メモリ素子では、書き込みおよび消去の際に制御ゲ
ートに極めて高い電圧を印加することが必要である。こ
のため、メモリ集積回路を構成するには、チップ内部に
昇圧回路を設けなければならない、という難点がある。
導体メモリ素子では、書き込みおよび消去の際に制御ゲ
ートに極めて高い電圧を印加することが必要である。こ
のため、メモリ集積回路を構成するには、チップ内部に
昇圧回路を設けなければならない、という難点がある。
また高電圧がゲート絶縁膜にかかるため、ゲート絶縁膜
の劣化等、信頼性上も問題がある。
の劣化等、信頼性上も問題がある。
本発明は上記の点に鑑みなされたもので、高電圧を用い
ることなく電気的な書き込みおよび消去を可能とした不
揮発性半導体メモリ素子を提供することを目的とする。
ることなく電気的な書き込みおよび消去を可能とした不
揮発性半導体メモリ素子を提供することを目的とする。
本発明はｎチャネルのＳＡＭＯＳメモリ素子を基本とし
、その浮遊ゲート下の第１ゲート絶縁膜厚を１００Å以
下に設定する。本発明者等の実験によれば、このような
薄いゲート絶縁膜を用いたｎチャネルＳＡＭＯＳメモリ
素子をゲート電圧がドレイン電圧より低い条件で５極管
動作領域でチャネル電流を流した時、チャネル領域から
浮遊ゲートに正孔が注入されることが確認された。これ
は、ゲート電圧が低い間はドレイン領域と浮遊ゲートの
間にドレイン近傍で発生した正孔を浮遊ゲート側に加速
する電界が働くためである。その実験データを第３図に
示す。これはＳＡＭＯ３構造ではなく通常のｎチャネル
ＭＯ３構造でゲート酸化膜厚を変化させて、ドレイン電
圧６Ｖ、ゲート電圧１．５〜２．５Ｖの条件で正孔電流
のピーク値を測定したデータであるが、ゲート酸化膜厚
が１００Å以下でゲートに流れる正孔電流が顕著に増大
していることが分る。一方、この様な薄いグー１−絶縁
膜を用いたＳＡＭＯＳメモリ素子を、ゲート電圧がドレ
イン電圧と同程度またはそれより僅かに高い条件でチャ
ネル電流を流すと、従来のＳ Ａ Ｍ ＯＳメモリ素子
での書き込みと同様にチャネル領域から電子が浮遊ゲー
トに注入される。従って動作条件を選ぶことにより、チ
ャネル領域から浮遊ゲートに正孔または電子を選択的に
注入することができることになる。その実験データを第
４図に示す。以上のことはｎチャネルの場合に特徴的に
認められる。
、その浮遊ゲート下の第１ゲート絶縁膜厚を１００Å以
下に設定する。本発明者等の実験によれば、このような
薄いゲート絶縁膜を用いたｎチャネルＳＡＭＯＳメモリ
素子をゲート電圧がドレイン電圧より低い条件で５極管
動作領域でチャネル電流を流した時、チャネル領域から
浮遊ゲートに正孔が注入されることが確認された。これ
は、ゲート電圧が低い間はドレイン領域と浮遊ゲートの
間にドレイン近傍で発生した正孔を浮遊ゲート側に加速
する電界が働くためである。その実験データを第３図に
示す。これはＳＡＭＯ３構造ではなく通常のｎチャネル
ＭＯ３構造でゲート酸化膜厚を変化させて、ドレイン電
圧６Ｖ、ゲート電圧１．５〜２．５Ｖの条件で正孔電流
のピーク値を測定したデータであるが、ゲート酸化膜厚
が１００Å以下でゲートに流れる正孔電流が顕著に増大
していることが分る。一方、この様な薄いグー１−絶縁
膜を用いたＳＡＭＯＳメモリ素子を、ゲート電圧がドレ
イン電圧と同程度またはそれより僅かに高い条件でチャ
ネル電流を流すと、従来のＳ Ａ Ｍ ＯＳメモリ素子
での書き込みと同様にチャネル領域から電子が浮遊ゲー
トに注入される。従って動作条件を選ぶことにより、チ
ャネル領域から浮遊ゲートに正孔または電子を選択的に
注入することができることになる。その実験データを第
４図に示す。以上のことはｎチャネルの場合に特徴的に
認められる。
本発明は以上の知見に基き、第１ゲート絶縁膜を１００
Å以下としたｎチャネルＳＡＭＯＳメモリ素子構造とし
て、書き込みは、正のドレイン電圧を印加すると同時に
、制御ゲートに正の書き込み用電圧を印加してドレイン
領域近傍で生成したホット・キャリアのうち電子を浮遊
ゲートに注入することにより行い、消去は、正のドレイ
ン電圧を印加すると同時に制御ゲートに前記書き込み用
電圧より小さくかつ書き込み状態の素子のしきい値電圧
より大きい消去用電圧を印加してドレイン領域近傍で生
成されたホット・キャリアのうち正孔を浮遊ゲートに注
入することにより行なうようにしたことを特徴とする。
Å以下としたｎチャネルＳＡＭＯＳメモリ素子構造とし
て、書き込みは、正のドレイン電圧を印加すると同時に
、制御ゲートに正の書き込み用電圧を印加してドレイン
領域近傍で生成したホット・キャリアのうち電子を浮遊
ゲートに注入することにより行い、消去は、正のドレイ
ン電圧を印加すると同時に制御ゲートに前記書き込み用
電圧より小さくかつ書き込み状態の素子のしきい値電圧
より大きい消去用電圧を印加してドレイン領域近傍で生
成されたホット・キャリアのうち正孔を浮遊ゲートに注
入することにより行なうようにしたことを特徴とする。
本発明によれば、高電圧を用いることなく電気的な書き
込みおよび消去を行なうことのできる不揮発性半導体メ
モリ素子が得られる。従って本発明によれば、メモリ集
積回路を構成する場合にチップ内に昇圧回路を設ける必
要がなく、また高電圧を用いないため信頼性の高いメモ
リが実現する。
込みおよび消去を行なうことのできる不揮発性半導体メ
モリ素子が得られる。従って本発明によれば、メモリ集
積回路を構成する場合にチップ内に昇圧回路を設ける必
要がなく、また高電圧を用いないため信頼性の高いメモ
リが実現する。
（発明の実施例〕
以下本発明の詳細な説明する。
第１図は一実施例のＳＡＭＯＳメモリ素子構造を示す。
１はｐ型３ｉ基板であり、その表面に互いに離隔したｎ
＋型のソース領域２およびドレイン領１１！３が形成さ
れている。これらソース、ドレイン領域２，３の間の基
板上に、第１ゲート絶縁膜として１００Å以下程度の熱
酸化膜４を介して第２層多結晶シリコン膜による浮遊ゲ
ート５が形成され、この浮遊ゲート５上に更に第２ゲー
ト絶縁膜として例えば２００人程麻の熱酸化膜６を介し
て第２層多結晶シリコン膜による制御ゲート７が形成さ
れている。ゲート長は１μｍ１ゲ一ト幅は４μｍである
。
＋型のソース領域２およびドレイン領１１！３が形成さ
れている。これらソース、ドレイン領域２，３の間の基
板上に、第１ゲート絶縁膜として１００Å以下程度の熱
酸化膜４を介して第２層多結晶シリコン膜による浮遊ゲ
ート５が形成され、この浮遊ゲート５上に更に第２ゲー
ト絶縁膜として例えば２００人程麻の熱酸化膜６を介し
て第２層多結晶シリコン膜による制御ゲート７が形成さ
れている。ゲート長は１μｍ１ゲ一ト幅は４μｍである
。
このように構成されたメモリ素子の動作を第２図を用い
て次に説明する。
て次に説明する。
第２図（ａ）は情報書き込み時のチャネル領域のキャリ
アの様子を示している。書き込みは例えば、ドレイン電
圧Ｖｏ＝６Ｖとし、制御ゲート７には書き込み用電圧Ｖ
ａｗ＝７Ｖを印加する。これにより従来のＳＡＭＯＳメ
モリ素子と同様にチャネル領域のドレイン近傍で生成さ
れたホット・キャリアうち電子が浮遊ゲート５に注入さ
れる。
アの様子を示している。書き込みは例えば、ドレイン電
圧Ｖｏ＝６Ｖとし、制御ゲート７には書き込み用電圧Ｖ
ａｗ＝７Ｖを印加する。これにより従来のＳＡＭＯＳメ
モリ素子と同様にチャネル領域のドレイン近傍で生成さ
れたホット・キャリアうち電子が浮遊ゲート５に注入さ
れる。
この結果素子のしきい値電圧は、浮遊ゲートから見て初
期状態の約０．２Ｖから１．５Ｖ程度に変化する。これ
が書き込み状態である。
期状態の約０．２Ｖから１．５Ｖ程度に変化する。これ
が書き込み状態である。
第２図（ｂ）は情報消去時のチャネル領域のキャリアの
動きを示している。消去は、ドレイン電圧ＶＤ＝６Ｖと
し、制御グー１〜７には書き込み用電圧より低い消去用
電圧ＶＧＥを印加して行なう。
動きを示している。消去は、ドレイン電圧ＶＤ＝６Ｖと
し、制御グー１〜７には書き込み用電圧より低い消去用
電圧ＶＧＥを印加して行なう。
例えば制御ゲート７の面積が浮遊ゲート５の２倍程度の
場合、書き込み状態のしきい値が１．５Ｖとすると、こ
れより僅かに高い１．７Ｖ程度の電圧が浮遊ゲート６に
かかるように、 ＶａＥ＝３．４■とする。これにより
５極管動作でチャネル電流が流れ、ドレイン近傍で生成
されたホット・キャリアのうち正孔が選択的の浮遊ゲー
ト５に注入され、浮遊ゲート５内で電子との再結合によ
り情報消去がなされる。
場合、書き込み状態のしきい値が１．５Ｖとすると、こ
れより僅かに高い１．７Ｖ程度の電圧が浮遊ゲート６に
かかるように、 ＶａＥ＝３．４■とする。これにより
５極管動作でチャネル電流が流れ、ドレイン近傍で生成
されたホット・キャリアのうち正孔が選択的の浮遊ゲー
ト５に注入され、浮遊ゲート５内で電子との再結合によ
り情報消去がなされる。
情報の読み出しは、ドレイン電圧Ｖｏ＝６Ｖとし、制御
ゲート７に読み出し用電圧ＶＧＲを印加して、チャネル
電流の有無を検知することにより行なう。この読み出し
用電圧ＶＧＲは、書き込みが行われた素子ではチャネル
電流が流れず、書き込まれていない素子ではチャネル電
流が流れるが電子注入も正孔注入も起こらないように、
書き込み用電圧Ｖａｗと消去用電圧ＶＧＥの中間値に選
ぶ。このような条件を満たす中間値は例えば第４図のデ
ータでは４Ｖより僅かに高いところにある。
ゲート７に読み出し用電圧ＶＧＲを印加して、チャネル
電流の有無を検知することにより行なう。この読み出し
用電圧ＶＧＲは、書き込みが行われた素子ではチャネル
電流が流れず、書き込まれていない素子ではチャネル電
流が流れるが電子注入も正孔注入も起こらないように、
書き込み用電圧Ｖａｗと消去用電圧ＶＧＥの中間値に選
ぶ。このような条件を満たす中間値は例えば第４図のデ
ータでは４Ｖより僅かに高いところにある。
以上のように本実施例によれば、高電圧を用いることな
く、電気的な書き込みのみならず電気的な消去を行なう
ことのできる不揮発性半導体メモリ素子が得られる。従
ってメモリ集積回路を構成する場合、チップ内に昇圧回
路を設ける必要がなく、また高電圧を用いないため信頼
性の向上が図られる。
く、電気的な書き込みのみならず電気的な消去を行なう
ことのできる不揮発性半導体メモリ素子が得られる。従
ってメモリ集積回路を構成する場合、チップ内に昇圧回
路を設ける必要がなく、また高電圧を用いないため信頼
性の向上が図られる。
なお本発明は上記した実施例に限られるものではなく、
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
その趣旨を逸脱しない範囲で種々変形して実施すること
ができる。
第１図は本発明の一実施例のＳＡＭＯＳメモリ素子構造
を示す図、第２図（ａ＞（ｂ）はこのメモリ素子での書
き込み時および消去時のチャネルでのキャリアの動きを
模式的に示す図、第３図はＭＯＳトランジスタでのゲー
ト正孔電流のゲート酸化膜厚依存性を示す実験データ、
第４図は本発明のメモリ素子での書き込みと消去の原理
を説明するための実験データである。 １・・・ｐ型Ｓ１基板、２・・・ｎ＋＋ソース領域、３
・・・ｎ＋型型トレイ領領域４・・・熱酸化膜（第１ゲ
ート絶縁膜）、５・・・浮遊ゲート、６・・・熱酸化膜
（第２ゲート絶縁膜）、７・・・制御ゲート。 −〇 − 〔ｖ″）策車年１−２々 〔ｖ″Ｊγ１１−舌
を示す図、第２図（ａ＞（ｂ）はこのメモリ素子での書
き込み時および消去時のチャネルでのキャリアの動きを
模式的に示す図、第３図はＭＯＳトランジスタでのゲー
ト正孔電流のゲート酸化膜厚依存性を示す実験データ、
第４図は本発明のメモリ素子での書き込みと消去の原理
を説明するための実験データである。 １・・・ｐ型Ｓ１基板、２・・・ｎ＋＋ソース領域、３
・・・ｎ＋型型トレイ領領域４・・・熱酸化膜（第１ゲ
ート絶縁膜）、５・・・浮遊ゲート、６・・・熱酸化膜
（第２ゲート絶縁膜）、７・・・制御ゲート。 −〇 − 〔ｖ″）策車年１−２々 〔ｖ″Ｊγ１１−舌
Claims (1)
- 基板のｐ型半導体層に互いに離隔したｎ型のソースお
よびドレイン領域が形成され、これらソース、ドレイン
領域間のｐ型半導体層上に第１ゲート絶縁膜を介して浮
遊ゲートが形成され、この浮遊ゲート上に第２ゲート絶
縁膜を介して制御ゲートが形成された不揮発性半導体メ
モリ素子において、前記第１ゲート絶縁膜の膜厚を１０
０Å以下とし、正のドレイン電圧を印加すると同時に、
前記制御ゲートに正の書き込み用電圧を印加して前記ド
レイン領域近傍で生成されたホット・キャリアのうち電
子を前記浮遊ゲートに注入することにより書き込みを行
い、正のドレイン電圧を印加すると同時に、前記制御ゲ
ートに前記書き込み用電圧より小さくかつ書き込み状態
の素子のしきい値電圧より大きい正の消去用電圧を印加
して前記ドレイン領域近傍で生成されたホット・キャリ
アのうち正孔を前記浮遊ゲートに注入することにより消
去を行なうようにしたことを特徴とする不揮発性半導体
メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087145A JPH0697696B2 (ja) | 1985-04-23 | 1985-04-23 | 不揮発性半導体メモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60087145A JPH0697696B2 (ja) | 1985-04-23 | 1985-04-23 | 不揮発性半導体メモリ素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61245577A true JPS61245577A (ja) | 1986-10-31 |
| JPH0697696B2 JPH0697696B2 (ja) | 1994-11-30 |
Family
ID=13906810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60087145A Expired - Lifetime JPH0697696B2 (ja) | 1985-04-23 | 1985-04-23 | 不揮発性半導体メモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697696B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276779A (ja) * | 1985-09-26 | 1987-04-08 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | メモリセル |
| JPH01158777A (ja) * | 1987-12-15 | 1989-06-21 | Sony Corp | フローティングゲート型不揮発性メモリ |
| JPH05326972A (ja) * | 1992-05-15 | 1993-12-10 | Matsushita Electric Works Ltd | 不揮発性電子メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936786A (ja) * | 1972-08-11 | 1974-04-05 | ||
| JPS6050964A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-04-23 JP JP60087145A patent/JPH0697696B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936786A (ja) * | 1972-08-11 | 1974-04-05 | ||
| JPS6050964A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276779A (ja) * | 1985-09-26 | 1987-04-08 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | メモリセル |
| JPH01158777A (ja) * | 1987-12-15 | 1989-06-21 | Sony Corp | フローティングゲート型不揮発性メモリ |
| JPH05326972A (ja) * | 1992-05-15 | 1993-12-10 | Matsushita Electric Works Ltd | 不揮発性電子メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697696B2 (ja) | 1994-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |