KR20000005702A - 플래쉬메모리의액세스제어를수행하는액세스회로를갖는반도체메모리장치 - Google Patents

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KR20000005702A
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고쿠부구니오
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

메모리셀과 콘트롤러를 구비하는 반도체메모리장치가 개시된다. 전기적으로 데이터기록-소거가 가능한 메모리셀에서, 플로팅게이트로부터 전자가 빠져나올 때 드레인과 웰사이에 인가되는 전압이 낮아진다. 전자가 메모리셀에 포함된 플로팅게이트로부터 빠져나올 때, 콘트롤러는 선택된 메모리셀의 게이트에 -9V의 전압을, 드레인에 6V의 전압을, 그리고 백게이트에 0V의 전압을 인가하도록 제공된다.

Description

플래쉬메모리의 액세스제어를 수행하는 액세스회로를 갖는 반도체메모리장치{Semiconductor memory device equipped with access circuit for performing access control of flash memory}
본 발명은 반도체메모리장치에 관한 것으로서, 보다 상세하게는, 플래쉬메모리의 액세스제어를 수행하는 제어회로를 구비한 반도체메모리장치에 관한 것이다.
최근, 전원을 차단하는 경우에도 저장된 내용을 유지할 수 있는 비휘발성메모리에 대한 수요가 증가하고 있다. 특히, 블럭단위로 저장내용을 소거할 수 있는 플래쉬메모리가 주목되어 왔다. 통상의 다이내믹 랜덤 액세스 메모리(DRAM) 또는 스태틱 랜덤 액세스 메모리(SRAM)등의 메모리과는 달리, 플래쉬메모리는 데이터기록 및 소거를 위해서, 전원전압(Vdd) 및 접지전압(GND) 이외의 전원, 즉 전원전압(Vdd)과 접지전압(GND) 사이의 범위에 있지 않은 전압을 필요로 한다.
플래쉬메모리에서 데이터기록 및 소거를 위한 전압의 일예가 일본 특개평6-150700호 공보에 기재되어 있다.
이 제 1 종래기술에 있어서, 도 9a에 도시된 바와 같이, 데이터기록시에 워드라인에 연결되는 콘트롤게이트(149)에는 0V(GND)의 전압이 인가된다. 또한, 데이터기록시에 드레인(145)과 P웰(143)에는 20V의 전압과 GND가 각가 인가된다. 이때, 드레인(145)과 콘트롤게이트(149)사이에는 20V의 전위차가 발생하기 때문에, FN터널현상(Fowler Nordheim tunnel phenomenon)에 의해 플로팅게이트(147)로부터 전자가 빠져나와 게이트산화막(146)을 통해 드레인(145)으로 이동하고, 메모리셀을 구성하는 트랜지스터의 문턱치(Vtm)를 감소시킨다.
반면, 도 9b에 도시된 바와 같이, 데이터소거시에, 콘트롤게이트(149)에 20V의 전압이 인가된다. 또한, 드레인(145)이 오픈된 상태로 소스(144)와 P웰(143) 각각에는 GND가 인가된다. 이때, 기록시와 반대방향으로 20V의 전위차가 발생하기 때문에, FN터널현상에 의해 전자가 게이트산화막(146)을 통해 P웰(143)로부터 플로팅게이트(147)로 주입되어, 메모리셀의 문턱치(Vtm)가 증가하게 된다.
도 10a 및 도 10b는 플래쉬메모리의 기록 및 소거전압에 관한 제 2 종래기술을 나타낸다.
제 2 종래기술에서, 데이터기록시 콘트롤게이트(149)에는 10V의 전압이 인가된다. 또한, 드레인(145), 소오스(144), 그리고 P웰(143)에는 6V, GND, 그리고 GND가 각각 인가된다. 이때, 채널전류는 소오스(143)로부터 드레인(145)쪽으로 흐른다. 채널전류을 형성하는 전자가 P웰(143)과 드레인(145) 사이에 존재하는 드레인정션에 인가된 고전계에 의해 가속되어 핫일렉트론을 형성한다. 이 핫일렉트론은 콘트롤게이트(149)와 P웰(143) 사이의 전계에 의해서 당겨져서 일부가 플로팅게이트(147)로 주입되어, 메모리셀의 메모리셀의 문턱치(Vtm)를 증가시킨다.
데이터소거시에는, 콘트롤게이트(149), 소오스(144), 그리고 P웰(143)에 각각 -10V, 6V, 그리고 0V가 인가되고, 드레인(145)은 오픈된다. 이때, FN터널형상에 의해 전자가 콘트롤게이트(149)로부터 게이트산화막을 통해 소오스(144)로 빠져나감으로써, 그 결과 문턱치(Vtm)가 낮아진다.
그러나, 제 1 종래기술에서는, 기록시 웰과 드레인간의 드레인정션 전역에 20V의 고전압이 인가되어, 메모리셀의 특성을 악화시킴으로써 신뢰성을 저하시킨다. 기록시에 드레인정션 전역에 고전계가 인가되기 때문에, 핫일렉트론과 핫홀이 발생한다. 발생한 핫홀이 고전계에 의해 당겨져, 산화막에 트랩된다. 그 결과, 게이트절연막에 리크등의 절연불량이 발생하여, 상기 지적한 바와 같이 신뢰성이 저하된다.
또한, 각각의 기록 및 소거시에 고전압이 인가되기 때문에, 고내압을 갖는 메모리셀을 사용할 필요가 있다. 그러나, 고내압의 메모리셀을 미세화하는 것은 어렵다. 메모리셀을 내압을 증가시키기 위해서, 소오스-드레인 및 P웰간의 애벌란치(avalanche)내압을 강화할 필요가 있다. 따라서, P웰의 불순물농도를 낮게 해야 한다. 그러나, P웰의 불순물농도가 낮고, 공핍층이 드레인정션으로부터의 확장되는 경우에, 소오스와 드레인사이에서 펀치쓰루가 일어나기 쉽다. 따라서, 메모리셀의 고내압을 확보하기 위해서는, 펀치쓰루를 방지하기 위하여 소오스와 드레인을 서로 충분히 떨어지게 배치하여야 한다. 또한, 고전압이 메모리셀뿐만아니라, 메모리셀을 구동하는 주변회로에도 인가되기 때문에, 주변회로를 형성하기 위하여 고내압을 갖는 소자를 사용해야할 필요가 있다. 따라서, 메모리셀과 같이 주변회로를 미세화하는 것이 어렵다.
제 2 종래기술에서는, 데이터기록을 수행할 때, 소오스 및 드레인사이에 밀리암페어오더의 채널전류가 허용되어, 소비전류가 커지게 된다.
최근에 개발된 마이크로컴퓨터와 플래쉬메모리를 동일칩에 탑재한 집적회로에 있어서, 승압회로에 의해서 1.8 ∼ 5V의 전원전압이 칩내에서 승압되어, 고전압을 발생시킨다. 발생된 고전압은 데이터기록 및 소거용으로 사용된다. 그러나, 승압회로의 전류의 공급능력은 캐패시터의 용량에 의해서 결정된다. 따라서, 큰 전류를 안정하게 공급하기 위해서는, 밀리암페어오더의 면적을 갖는 캐패시터를 칩내에 형성할 필요가 있다. 이와 같이 큰 캐패시터를 칩내에 형성하는 것은 칩자체의 크기가 밀리미터오더이기 때문에 명백하게 비현실적이다. 이러한 환경에서, 배터리로 구동할 수 있는 플래쉬메모리라는 최근의 기술동향으로부터도, 기록전류를 저하시켜 소비전력을 감소시킬 필요성이 있다.
본 발명의 제 1 목적은 낮은 내압의 메모리셀을 사용하여 플래쉬메모리를 형성하는 것을 가능하게 하는 제어회로를 제공하는 데 있다.
제 2 목적은 소비전력을 억제하는 것을 가능하게 하는 제어회로를 제공하는 데 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체메모리장치를 나타내는 블록도이다.
도 2는 데이터기록시 메모리셀어레이에 인가되는 전압을 나타내는 도면이다.
도 3은 데이터소거시 메모리셀어레이에 인가되는 전압을 나타내는 도면이다.
도 4는 메모리셀을 나타내는 단면도이다.
도 5는 메모리셀을 나타내는 단면도이다.
도 6a는 본 발명의 제 1 실시예에 따른 반도체메모리장치에서 데이터기록시 메모리셀에 인가되는 전압과 전자의 이동을 나타내는 도면이다.
도 6b는 도 6a에 도시된 상태에서 드레인정션 근방의 영역을 확대한 단면도이다.
도 7은 본 발명의 제 1 실시예에 따른 반도체메모리장치에서 데이터소거시 메모리셀에 인가되는 전압과 전자의 이동을 나타내는 도면이다.
도 8은 본 발명의 제 1 실시예에 따른 반도체메모리장치에서 데이터기록, 데이터판독, 그리고 데이터소거시 인가되는 전압을 나타내는 도면이다.
도 9a는 제 1 종래기술에서 데이터기록시 전압 및 전자의 이동을 나타내는 단면도이다.
도 9b는 제 1 종래기술에서 데이터소거시 전압 및 전자의 이동을 나타내는 단면도이다.
도 10a는 제 2 종래기술에서 데이터기록시 전압 및 전자의 이동을 나타내는 단면도이다.
도 10b는 제 2 종래기술에서 데이터소거시 전압 및 전자의 이동을 나타내는 단면도이다.
※도면의 주요부분에 대한 부호의 설명
1 : 콘트롤러 2 : 컬럼디코더
3 : 로우디코더 4 : 메모리셀어레이
43 : P웰 44 : 소오스
45 : 드레인 46 : 게이트산화막
47 : 플로팅게이트 48 : 절연막
49 : 콘트롤게이트
본 발명에 따르면, 반도체기판과, 상기 반도체기판내에 형성된 제 1 도전형의 웰과, 상기 웰내에 형성되고 그 사이에 채널영역이 형성되는 제 2 도전형의 제 l 및 제 2 영역과, 상기 채널영역상에 제 1 절연막을 사이에 개재하여 형성되고 캐리어를 축적하는 플로팅게이트와, 상기 플로팅게이트상에 제 2 절연막을 사이에 개재하여 형성된 콘트롤게이트를 구비하는 메모리셀과; 그리고
상기 플로팅게이트로부터 상기 캐리어가 빠져나올 때, 상기 콘트롤게이트에 제 1 극성의 제 1 전압을 인가하고, 상기 제 1 영역에 상기 제 1 극성과 반대의 제 2 극성의 제 2 전압을 인가하는 콘트롤회로를 구비하는 반도체메모리장치가 제공된다.
캐리어가 빠져나올 때, 서로 다른 극성의 전압을 콘트롤게이트와 제 1 영역에 인가함으로써, 이 둘사이에 큰 전위차가 발생한다. 그 결과, 캐리어가 용이하게 빠져나올 수 있다. 또한, 웰과 제 1 영역사이의 정션전역에 큰 전압이 인가되지 않기 때문에, 정션에 고전계가 인가되지 않아, 정션에서 핫홀 및 핫일렉트론의발생이 억제될 수 있다.
이하, 본 발명 및 그의 장점을 보다 정확하게 이해하기 위하여, 첨부도면을 참조하여 본 발명을 설명한다. 도 1을 참조하여, 본 발명의 제 1 실시예에 따른 반도체메모리장치를 설명한다. 도시된 바와 같이, 본 발명에 따른 메모리회로는, 비트라인(B0∼Bn)과 워드라인(W0∼Wn)사이의 교차점에서 데이터를 기록하고 또한 기록된 데이터를 소거할 수 있는 전기적 기록-소거가능한 ROM(EEPROM)을 구성하고, 어레이를 형성하도록 배치된 메모리셀로 구성되는 메모리셀어레이(4)와; 버스(21)를 통해 공급되는 컬럼어드레스에 응답하여, 전원라인(22)을 통해 공급되는 전압, 즉, 전원전압(Vdd)과 GND로 비트라인(B0∼Bn)을 구동하는 컬럼디코더(2)와; 버스(31)를 통해 공급되는 로우어드레스에 응답하여, 전원라인(32)을 통해 공급되는 전압, 즉, 전원전압(Vdd)과 GND로 워드라인(W0∼Wn)을 구동하는 로우디코더(3)와; 그리고 버스(11)를 통해 공급되는 어드레스와 버스(12)를 통해 공급되는 콘트롤데이터애 응답하여, 전원라인(14)을 통해 메모리셀어레이의 백게이트단자(BG)에 백게이트전압을 공급하고, 전원라인(13)을 통해 소오스단자(S)에 소오스전압을 공급하며, 컬럼어드레스를 버스(21)에 공급하고, 비트라인구동전압을 전원라인(22)에 공급하며, 로우어드레스를 버스(31)에 공급하고, 워드라인구동전압을 전원라인(32)에 공급하는 콘트롤러(1)를 구비한다.
콘트롤러(1)는 중앙연산장치(미도시)등의 제어장치로부터 버스(11,12)를 통해 공급되는 어드레스데이터 및 콘트롤데이터를 수신하고, 수신된 어드레스데이터 및 콘트롤데이터에 근거하여 메모리셀의 내외에서 데이터의 기록,판독, 그리고 소거의 3가지 상태를 제어한다. 콘트롤러(1)는 전원전압(Vdd)와 GND이외의 이러한 동작에 요구되는 전압도 생성한다.
다음에, 본 실시예에서 사용되는 메모리셀을 간략하게 설명한다.
도 4 및 도 5에 도시된 바와 같이, 메모리셀은 P기판(41)상의 N웰(42)내에 형성된 P웰(43)과, P웰(43)내에 형성된 소오스영역(44) 및 드레인영역(45)과, 소오스영역(44)과 드레인영역(45)의 사이에 형성된 채널영역상에 두께 80Å의 SlO2로 형성된 제 1 절연막(게이트산화막)(46)과, 게이트산화막(46)상에 형성된 길이 0.4㎛, 폭1.1㎛의 플로팅게이트(47)와, 플로팅게이트(47)상에 형성되고 용량으로 환산하여 120Å의 두께를 갖는 SlO2에 해당하는 제 2 절연막(게이트간절연막)(48)과, 게이트간절연막(48)상에 형성되고 0.4㎛의 길이를 갖는 콘트롤게이트(49)를 구비한다. 메모리셀은 0.6㎛의 채널폭을 갖는다. 개개의 메모리셀은 소자격리영역(50)에 의해서 서로 분리된다.
동작시, 워드라인(W0∼Wn), 비트라인(B0∼Bn), 소오스라인(S0,S1),그리고 웰(백게이트)에 인가되는 전압을 상세히 설명한다. 도 8은 동작시의 이 전압들을 나타낸다.
먼저, 도 2에 도시된 바와 같은 원내의 메모리셀에 데이터가 기록되는 경우를 설명한다. 데이터기록시에, 도 2에 도시된 바와 같이 데이터가 기록되는 메모리셀의 워드라인(W2)(콘트롤게이트), 비트라인(B1)(드레인), 그리고 백게이트에 각각 -9V, 6V 그리고 0V(GND)가 인가되고, 소오스는 오픈상태로 된다. 메모리시스템이 GND와 3.3V의 전압이 사용되는 3.3V시스템의 전원에 의해 구동되는 경우에, -9 V과 6V의 전압이 콘트롤러(1)에 의해 발생되어야 한다. 이것들의 전압을 공급하기위해서, 콘트롤러(1)는 -9V로 강압된 전압을 전원라인(32)을 통해 로우디코더(3)에 공급하고 6V로 승압된 전압을 전원라인(21)을 통해 컬럼디코더(2)로 공급함으로써, 선택된 워드라인 및 비트라인에 각각 강압 및 승압된 전압을 공급한다. 한편, 비선택된 각각의 워드라인 및 비트라인에는, 0V가 접속되고, 소오스(S0 및 S1)는 오픈상태로 된다.
기록초기에, 메모리셀이 소거상태일 경우에, 즉 문턱전압(Vtm)이 5V일 경우, 플로팅게이트(47)내에는 -7펨토쿨롱(femto coulombs)의 전자가 존재한다. 이 전자와 0.7의 용량비에 의해, 플로팅게이트(47)의 전위는 -8V가 된다. 상술한 용량비는 플로팅게이트(47)에 부가된 모든 기생용량을 1로 설정하였을 때, 플로팅게이트(47)와 콘트롤게이트(49)의 사이에 존재하는 용량의 비율을 나타낸다. 그 결과, 도 6a에 도시된 바와 같이, 드레인(45)과 플로팅게이트(47)의 사이에는 14V의 전위차가 발생하여, FN터널현상을 일으킨다. 이에 의해, 전자가 게이트산화막(46)을 통해 드레인(45)으로 빠져나간다. 이 14V의 전위차에 의해서, 드레인(45)의 표면은 에너지적으로 깊게 공핍화된다. 더욱이, 드레인표면상의 불순물농도가 높기 때문에, 금지대(forbidden band)의 공간적인 폭이 수십Å으로 좁아진다. 따라서, 하전자대(valence band)의 전자가 전도대(conduction band)로 터널되어, 드레인정션근방에서의 상태를 확대한 도 6b에 도시된 바와 같이, 전자와 홀이 발생한다.
이때, 밴드들간의 터널링에 의해 드레인(45)으로부터 P웰(43)으로 흐르는 전류는 메모리셀당 약100nA로 작고, 저전력화의 열쇠가 된다. P웰(43)의 불순물농도가 2×1017/cm3정도로 높기 때문에, 드레인정션에서의 애발란치내압은 9V이다. 9V의 애발란치내압보다 3V가 낮은 P웰과 드레인간의 전위차 6V에서는, 드레인정션의 최고전계는 5×105/cm3이하이고, 정션공핍층의 폭은 약 0.2㎛로 좁다. 이 경우에서, 소오스와 드레인에서의 불순물농도는 얕은 영역에서 약 1×1020/cm3이고 깊은영역에서 약 1×1017/cm3이다. 따라서, 밴드들간의 터널링에 의해 발생된 캐리어가 공핍층내의 주행에 의해 핫이 될 가능성은 낮고, 그 결과 높은 신뢰성을 얻을 수 있다. 더욱이, 정션공핍층의 작은 폭은 미세화에 유리한 요소가 된다. 본 실시예에서는 소오스를 오픈상태로 한다. 그러나, 기록이 실질적으로 완전하게 FN전류에 근거하기 때문에, 소오스가 0V로 설정된 경우에도, 기록시간 및 기록전류특성이 변화하지 않는다. 이러한 방식으로 전자가 빠져나오는 경우에는, 문턱전압(Vtm)이 저하하여 500㎲정도로 1V에 도달한다. 이 상태에서, 플로팅게이트(47)는 실질적으로 전기적으로 중립이다. 이렇게 함으로써 기록이 종료된다.
상술한 바와 같이, 전자를 뽑을 때 콘트롤게이트(49)의 전위를 하강시키고 드레인(45)의 전압도 하강시킴으로써, 콘트롤게이트(49)와 드레인(45) 사이의 큰 전위차를 유지한 채, 드레인(45)과 P웰(43)간의 전위차를 감소시켜, 그 결과 드레인정션에서의 핫캐리어발생을 억제할 수 있다.
또한, 드레인(45)에 인가되는 전압이 낮아 질 수 있기 때문에, 신뢰성을 손상하지 않고 P웰(43)의 불순물농도를 증가시킬 수 있어, 펀치쓰루를 억제할 수 있다.
데이터소거시에는, 도 3에 도시된 바와 같이, 소거단위블록내의 메모리셀에 대하여, 각 워드라인(W0∼Wn)에는 11V의 전압이 인가되고, 각 소오스라인(S0,S1)에는 -4V의 전압이 인가되며, 백게이트(BG)(P웰)에는 -4V가 인가되고, 비트라인(B0∼Bn)(드레인)은 오픈상태로 한다. 따라서, 콘트롤러(1)는 11V와 -4V의 전압을 발생하여, 전원라인(32)을 통해 로우디코더(3)에 11V의 전압을 공급하고, 전원라인(13)을 통해 소오스(S)에 -4V의 전압을 공급하며, 전원라인(14)을 통해 백게이트(BG)에 -4V의 전압을 공급함으로써, 필요한 전압을 워드라인, 소오스라인 및 백게이트에 인가한다.
데이터소거초기에, 메모리셀에는 기록된 상태, 즉 문턱전압(Vtm)이 1V인 메모리셀과, 기록되지 않은 상태, 즉 문턱전압(Vtm)이 5V인 메모리셀이 존재한다. 소거는 문턱전압(Vtm)이 5V인 상태를 나타내는 것이기 때문에, 문턱전압(Vtm)이 5V인 메모리셀의 상태는 변화하지 않는다. 따라서, 문턱전압(Vtm)이 1V인 상태에 있는 메모리셀에 관해서 설명한다.
문턱전압(Vtm)가 1V인 메모리셀에서, 데이터기록시와 관련하여 이미 설명한 바와 같이, 플로팅게이트(47)는, 실질적으로 중성이다. 이 조건과 0.7의 용량비에 의해서 플로팅게이트(47)는 6.5V의 전위를 갖는다. 따라서, 플로팅게이트(47)와 백게이트(BG)간의 전위차 및 플로팅게이트(47)와 소오스라인(S0,S1)간의 전위차는10.5V가 된다. 그 결과, 도 7에 도시된 바와 같이, FN터널현상이 발생하여 전자가 백게이트(BG) 및 소오스(44)로부터 플로팅게이트로 주입되게 하여, 트랜지스터의 문턱치(Vtm)를 증가시킨다. 본 실시예에서는, 50㎳의 시간에 문턱치(Vtm)가 5V로 증가된다.
이때, P웰(43)의 표면은 N형으로 반전되어 소오스 및 드레인사이에 채널이 형성된다. 그러나, 비트라인(B0∼Bn)에 접속된 드레인이 오픈된 상태이기 때문에, 소오스와 드레인사이에 채널전류는 흐르지 않는다. 메모리셀당 약 1nA의 FN전류가 흐르지만, 밴드들간의 터널전류가 흐르지 않기 때문에, 그 결과 상당히 저전력으로 단위블럭의 메모리셀의 내용을 소거할 수 있다.
또한, 전자주입시, P웰(43)및 소오스(44)의 전압을 저하시킴으로써, 콘트롤게이트에 인가되는 전압을 낮게 할 수 있기 때문에, 주변회로를 구성하는 트랜지스터등의 소자의 내압을 저하시키는 것이 가능하여, 주변회로를 미세화하는 것이 가능하다.
또한, 전자주입시, 드레인(45)을 오픈상태로 하기 때문에, 소오스(44)와 드레인(45)의 사이에 채널전류가 흐르지 않고, 전자주입시에 요구되는 전력을 감소시키는 것이 가능하다. 따라서, 소비전력이 감소될 수 있다.
데이터판독시에, 콘트롤러(1)에 공급된 어드레스에 따라 컬럼디코더(2)에 공급된 컬럼어드레스에 의해서 선택된 비트라인에 1V의 전압이 공급되고, 로우디코더(3)에 공급된 로우어드레스에 의해서 선택된 워드라인에 전원전압(Vdd)인 3V가 공급된다. 메모리셀을 통해 흐르는 전류를 조사함으로써, 선택된 메모리셀에 데이터가 기록되었는 지의 여부가 판정될 수 있다.
본 실시예에서는, 설명을 간단하게 하기 위하여 하나의 메모리셀블록이 있는 경우에 관해서 설명하였다. 그러나, 본 발명의 기술적인 사상이 복수개의 메모리셀블록을 포함하는 반도체메모리장치에도 적용될 수 있는 것은 분명하다.
본 발명의 바람직한 실시예를 상세하게 설명하였지만, 첨부한 청구항에 의해 정의된 바와 같은 본 발명의 사상과 범위내에서 다양한 변화와 수정 그리고 대체가 가능하다는 것은 분명하다.
상술한 바와 같이, 본 발명에서는, 전자가 빠져나올 때의 핫캐리어발생을 방지할 수가 있기 때문에, 메모리셀의 신뢰성을 향상시킨다. 또한, 펀치쓰루가 방지될 수 있기 때문에, 메모리셀이 미세화될 수 있다. 또한, 콘트롤게이트에 인가되는 전압을 낮게 함으로써 주변회로의 내압이 저하될 수 있기 때문에, 전자주입시의 소비전력을 감소된다.

Claims (9)

  1. 반도체메모리장치에 있어서:
    반도체기판과, 상기 반도체기판내에 형성된 제 1 도전형의 웰과, 상기 웰내에 형성되고 그 사이에 채널영역이 형성되는 제 l 및 제 2 영역과, 상기 채널영역상에 제 1 절연막을 사이에 개재하여 형성되고 캐리어를 축적하는 플로팅게이트와, 상기 플로팅게이트상에 제 2 절연막을 사이에 개재하여 형성된 콘트롤게이트를 구비하는 메모리셀과; 그리고
    상기 플로팅게이트로부터 상기 캐리어가 빠져나올 때, 상기 콘트롤게이트에 제 1 극성의 제 1 전압을 인가하고, 상기 제 1 영역에 상기 제 1 극성과 반대의 제 2 극성의 제 2 전압을 인가하는 콘트롤회로를 구비하는 반도체메모리장치.
  2. 제 1 항에 있어서, 상기 콘트롤회로는, 상기 캐리어가 상기 플로팅게이트로부터 빠져나올 때, 상기 제 1 전압과 상기 제 2 전압사이의 중간 크기를 갖는 기준전압을 상기 웰에 인가하는 것을 특징으로 하는 반도체메모리장치.
  3. 제 1 항에 있어서, 상기 콘트롤회로는, 상기 캐리어가 상기 플로팅게이트에 주입될 때, 상기 콘트롤게이트에는 상기 제 2 극성의 제 3 전압을, 상기 제 2 영역에는 상기 제 1 극성의 제 4 전압을, 그리고 상기 웰에는 상기 제 1 극성의 제 5 전압을 인가하는 것을 특징으로 하는 반도체메모리장치.
  4. 제 1 항에 있어서, 상기 캐리어가 빠져나올 때, 상기 콘트롤회로로부터 출력되는 상기 제 1 전압과 상기 제 2 전압은 파울러-놀트하임(Fowler-Nordheim)전류가 상기 제 1 절연막을 통하여 흐르는 데 충분하도록 높은 것을 특징으로 하는 반도체메모리장치.
  5. 제 3 항에 있어서, 상기 캐리어주입시에, 상기 콘트롤회로로부터 출력되는 상기 제 3 전압, 제 4 전압 그리고 제 5 전압은, 파울러-놀트하임전류가 상기 제 1 절연막을 통하여 흐르는 데 충분하도록 높은 것을 특징으로 하는 반도체메모리장치.
  6. 제 5 항에 있어서, 상기 제 4 전압 및 상기 제 5 전압은 동일한 전압레벨을 갖는 것을 특징으로 하는 반도체메모리장치.
  7. 제 3 항에 있어서, 상기 제 1 영역은 전기적으로 오픈되어 있는 것을 특징으로 하는 반도체메모리장치.
  8. 반도체장치에 있어서:
    반도체기판과, 상기 반도체기판내에 형성된 제 1 도전형의 웰과, 상기 웰내에 형성되고 그 사이에 채널영역이 형성되는 제 2 도전형의 제 l 및 제 2 영역과,상기 채널영역상에 제 1 절연막을 사이에 개재하여 형성되고 캐리어를 축적하는 플로팅게이트와, 상기 플로팅게이트상에 제 2 절연막을 사이에 개재하여 형성된 콘트롤게이트를 구비하는 메모리셀과; 그리고
    캐리어주입시, 상기 콘트롤게이트에 제 2 극성의 제 3 전압을 인가하고, 상기 제 2 영역에 제 1 극성의 제 1 전압을 인가하며, 상기 웰에 제 1 극성의 제 2 전압을 인가하는 콘트롤러를 구비하는 반도체장치.
  9. 제 8 항에 있어서, 상기 제 1 전압 및 상기 제 2 전압은 파울러-놀트하임전류가 상기 제 1 절연막을 통하여 흐르는 데 충분하도록 높은 것을 특징으로 하는 반도체장치.
KR1019990018626A 1998-06-01 1999-05-24 플래쉬메모리의액세스제어를수행하는액세스회로를갖는반도체메모리장치 KR20000005702A (ko)

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