CN100479193C - 浮栅闪存场效应晶体管 - Google Patents
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Abstract
本发明提供了一种浮栅闪存场效应晶体管，属于微电子半导体技术领域。该浮栅闪存场效应晶体管包括：源区、漏区、体以及顶栅，顶栅由多晶硅控制栅和浮栅组成，浮栅与控制栅、浮栅与体之间均设有栅氧，在顶栅的对而增加设置一背栅，背栅为掺杂的单晶硅，该背与体固定连接，形成P-N结。本发明将浮栅闪存场效应晶体管器件的顶栅的两个作用分开，用含有浮栅的顶栅单独存储数据，可避免发生为了抑制泄漏电流而不得不减弱存储数据能力的情形；用掺杂的单晶硅作为背栅，控制器件的泄漏电流，可满足90纳米以下闪存场效应晶体管器件结构的设计要求。
Description
技术领域
本发明涉及一种半导体器件，具体涉及一种浮栅闪存场效应晶体管。
背景技术
自从提出浮栅闪存场效应晶体管概念以后，经过了几十年的发展，浮栅闪存场效应晶体管已在工业界普遍应用，但是随着器件尺寸的不断缩小，浮栅闪存场效应晶体管的缩小能力的不足逐渐显露出来。普通的浮栅闪存场效应晶体管器件包括：参考图1，源区5、漏区5、体3以及顶栅，顶栅由浮栅2和多晶硅控制栅1组成，浮栅2与多晶硅控制栅1之间设有栅氧4，浮栅2与体3之间也设有栅氧4。由于浮栅结构的存在，导致其等比例缩小受到限制，随着器件尺寸缩小，为了抑制短沟效应，栅氧的厚度必须相应的减薄，但浮栅和沟道之间的氧化层减薄会使浮栅保存电荷的能力减弱，即器件的保存数据能力减弱。据此，工业界一般认为，浮栅闪存场效应晶体管的最小极限尺寸为90纳米。过了这个尺寸以后，由于浮栅场效应晶体管的栅控能力很弱，器件的泄漏电流会变得很大(Y.Wang，Y.Zhao，B.M.Khan，C.L.Doherty，J.D.Krayer，M.H.White，“A novel SONOS nonvolatile flash memorydevice using hot hole injection for write and tunneling to/from gate for erase，”inSemiconductor Device Research Symposium，pp.228-229，Dec.2003.)。
发明内容
本发明克服了上述浮栅闪存场效应晶体管的结构缺陷，提供一种浮栅闪存场效应晶体管，可以明显减少泄漏电流、大幅度提高等比例缩小的能力。
本发明的技术内容：一种浮栅闪存场效应晶体管，包括：源区、漏区、体以及顶栅，顶栅是由多晶硅控制栅和浮栅组成，浮栅与控制栅、浮栅与体之间均设有栅氧，浮栅与体通过栅氧连接，在顶栅的对面增加设置一背栅，背栅为掺杂的单晶硅，背栅与体固定连接，形成P-N结，背栅与浮栅之间的间距控制在顶栅的长度的1/3～1范围。
背栅的掺杂浓度可高于1×1020cm-3，掺杂效果为P+。
源漏区的掺杂浓度为大于1×1020cm-3，掺杂效果为N+。
浮栅的掺杂浓度可为大于1×1019cm-3，掺杂效果为P+。
体掺杂可控制在1×1013cm-3～1×1017cm-3之间，掺杂效果为P-。。
本发明的技术效果：将浮栅闪存场效应晶体管器件的顶栅的两个作用(存储数据、控制沟道)分开，其优点如下：
1、顶栅只用来单独的存储数据，其氧化层厚度可以根据存储数据能力的具体需要来决定其厚度，可避免发生为了抑制泄漏电流而不得不减弱存储数据能力的情形。
2、底栅主要用来控制器件的泄漏电流，具有很好的等比例缩小的能力，从工艺上来说，厚栅氧可以容易实现，从而满足90纳米以下浮栅闪存场效应晶体管器件结构的设计要求。
附图说明
图1为传统浮栅场效应晶体管结构示意图；
图2为本发明准双栅浮栅场效应晶体管结构示意图。
1-多晶硅控制栅 2-浮栅 3-体 4---栅氧 5---源、漏区 6---背栅
具体实施方式
参考图2，本发明浮栅闪存场效应晶体管，包括：源区5、漏区5、体3以及顶栅，顶栅由多晶硅控制栅1和浮栅2组成，浮栅2与控制栅1之间设有栅氧4，浮栅2与体3之间也设有栅氧4，在浮栅2的对面增加设置一背栅6，背栅6为掺杂的单晶硅，背栅6与体3固定连接，形成P-N结。
本发明的设计参数如下：以顶栅长度为50nm的浮栅闪存场效应晶体管为例，源漏掺杂浓度为大于1×1020cm-3，为磷掺杂，掺杂效果为N+，源漏区5的面积为：1μm×5μm，体掺杂浓度设计在1×1013cm-3～1×1017cm-3范围之间，掺杂效果为P-，背栅与浮栅之间的间距设计在顶栅长度的1/3～1范围，背栅6的掺杂浓度为大于1×1020cm-3，掺杂效果为P+，浮栅2与体3之间的栅氧4设计在10nm-8nm，浮栅2掺杂浓度为大于1×1019m-3，掺杂效果为P+，厚度为顶栅的长度的1/2～1/3，浮栅2和多晶硅控制栅1之间的栅氧4为15nm-10nm。
根据上述浮栅闪存场效应晶体管的设计参数，采用4英寸400微米厚的N型<100>单抛光单晶硅片，电阻率2-4Ωcm，制备浮栅闪存场效应晶体管的工艺过程及参数如下：
1、硅片清洗后进行氧化，二氧化硅厚度为30-40nm，淀积1000-1500nm氮化硅刻蚀凹槽，凹槽的宽度为70nm，注入杂质硼，形成背栅P+区，退火后，获得浓度为大于1.0×1020cm-3P+区，且离单晶硅表面60nm；进行阈值调整注入，注入深度为60nm，获得浓度为1×1013cn-3～1×1017cn-3的体P-掺杂区；
2、栅氧化8nm，淀积多晶硅50nm，掺杂杂质硼，退火后达到大于1.0×1020cm-3P+浮栅；
3、淀积栅氧12nm，淀积多晶硅1600nm，掺杂杂质硼，退火后达到大于1.0×1020厘米-3P+顶栅控区；
4、化学抛光磨平至氮化硅；腐蚀氮化硅，清洗干净；
5、注入杂质磷，退火后达到大于1.0×1020cm-3N+区，形成器件的源漏区；
6、淀积钝化层，开接触孔，金属布线；
7、淀积保护层，封装。
本发明根据以上的设计参数和工艺流程，将会获得到浮栅闪存场效应晶体管。
对于常规的浮栅闪存场效应晶体管来说，器件的栅一方面起着控制器件体，抑制器件的泄漏电流；另一方面，器件的栅也要保存数据。但是这两个作用对栅的要求恰恰相反，特别是随着器件尺寸的缩小，这个矛盾渐渐显示出来：一方面为了有效控制体，希望总栅氧(两层栅氧加上浮栅的厚度)越薄越好；另一方面，为了有效的保存数据，希望总栅氧，特别是体和浮栅之间的栅氧越厚越好。这也是普通的浮栅闪存场效应晶体管缩小能力差的原因。而本发明的浮栅闪存场效应晶体管，拥有两个不同类型的控制栅，在器件的工作过程中，分别起着不同的作用：顶栅(多晶硅-栅氧-多晶硅-栅氧的结构)主要用来存储数据，其氧化层厚度可以根据存储数据能力的具体需要来决定其厚度，可避免发生为了抑制泄漏电流而不得不减弱存储数据能力的情形。底栅(p-n结结构)主要用来控制器件的体，通过控制栅与体之间形成的p-n结的耗尽作用来抑制泄漏电流。因此本发明器件把原本集合在同一个栅的两个不同作用分开来，特别有利用器件的缩小，从而满足90纳米以下浮栅闪存场效应晶体管器件结构的设计要求。
Claims (5)
1、一种浮栅闪存场效应晶体管，包括：源区、漏区、体以及顶栅，顶栅是由多晶硅控制栅和浮栅组成，浮栅与多晶硅控制栅、浮栅与体之间均设有栅氧，其特征在于：浮栅与体通过栅氧连接，在顶栅的对面增加设置一背栅，背栅为掺杂的单晶硅，背栅与体固定连接，形成P-N结，背栅与浮栅之间的间距控制在顶栅的长度的1/3～1范围。
2、如权利要求1所述的浮栅闪存场效应晶体管，其特征在于：背栅掺杂浓度高于1×1020cm-3，掺杂效果为P+。
3、如权利要求1或2所述的浮栅闪存场效应晶体管，其特征在于：源漏区掺杂浓度为大于1×1020cm-3，掺杂效果为N+。
4、如权利要求1所述的浮栅闪存场效应晶体管，其特征在于：浮栅掺杂浓度为大于1×1019cm-3，掺杂效果为P+。
5、如权利要求1所述的浮栅闪存场效应晶体管，其特征在于：体掺杂浓度控制在1×1013cm-3～1×1017cm-3之间，掺杂效果为P-。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100094359A CN100479193C (zh) | 2004-08-17 | 2004-08-17 | 浮栅闪存场效应晶体管 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNB2004100094359A CN100479193C (zh) | 2004-08-17 | 2004-08-17 | 浮栅闪存场效应晶体管 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1599081A CN1599081A (zh) | 2005-03-23 |
| CN100479193C true CN100479193C (zh) | 2009-04-15 |
Family
ID=34662482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2004100094359A Expired - Fee Related CN100479193C (zh) | 2004-08-17 | 2004-08-17 | 浮栅闪存场效应晶体管 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN100479193C (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7679125B2 (en) * | 2005-12-14 | 2010-03-16 | Freescale Semiconductor, Inc. | Back-gated semiconductor device with a storage layer and methods for forming thereof |
| US7968935B2 (en) | 2008-08-25 | 2011-06-28 | Seoul National University Research & Development Business Foundation | Reconfigurable semiconductor device |
| CN113921612A (zh) * | 2021-10-09 | 2022-01-11 | 广东省大湾区集成电路与系统应用研究院 | 一种背栅调制器件及其制备方法、存储器、逻辑器件 |
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| EP0299185A2 (en) * | 1987-07-15 | 1989-01-18 | International Business Machines Corporation | Thin film field effect transistor |
| TW424327B (en) * | 1998-06-01 | 2001-03-01 | Nippon Electric Co | Semiconductor memory device equipped with access circuit for performing access control of flash memory |
-
2004
- 2004-08-17 CN CNB2004100094359A patent/CN100479193C/zh not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| CN1599081A (zh) | 2005-03-23 |
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Legal Events
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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