JPH1197557A - 不揮発性半導体記憶装置の書き換え方法 - Google Patents

Abstract

(57)【要約】 【課題】浮遊ゲート電極と制御ゲート電極を有する不揮
発性半導体記憶装置の微細化、高信頼性化、低しきい値
電圧化を可能にすること。 【解決手段】Ｐ型ウェル４を外部から供給される接地電
位、Ｎ型ウェル３及びＰ型ウェル５を3.3Ｖ、制御ゲー
ト電極１４を-6.5V、ドレイン１０を6.5V、ソース９を
3.3Vあるいはオープン状態にする。これにより、制御ゲ
ート電極１４とドレイン１０の間が13Vとなり、ドレイ
ン１０と浮遊ゲート電極１２の間のトンネル電流が十分
な電流量となる。このように、Ｐ型ウェル５を、外部か
ら供給される接地電位に対し正電圧にすることにより、
制御ゲート電極１４に印加する負電圧の絶対値を小さく
でき、かつ、ドレイン１０とＰ型ウェル５との間の電位
差も小さくできるため、メモリトランジスタの微細微細
化、高信頼性化、低しきい値電圧化を実現できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置、特に浮遊ゲート電極及び制御ゲート電極の二層
ゲート電極を有する浮遊ゲート電極型の不揮発性半導体
記憶装置の書き換え方法に関するものである。

【０００２】

【従来の技術】近年、安価で大容量の不揮発性半導体記
憶装置が利用されるようになってきている。このような
不揮発性半導体記憶装置を広く提供するために、前記記
憶装置の微細化と信頼性向上が可能となるような書き換
え方法が求められている。

【０００３】以下、従来の不揮発性半導体記憶装置の書
き換え方法の一例について、図２と図３を用いて説明す
る。

【０００４】図２は、浮遊ゲート電極型不揮発性半導体
記憶装置の断面図である。図２において、１は素子分離
絶縁膜、２はＰ型半導体基板、３はＮ型ウェル、４は第
一のＰ型ウェル、５は第二のＰ型ウェル、６は第一のＰ
型拡散層、７はＮ型拡散層、８は第二のＰ型拡散層、９
はソース、１０はドレイン、１１はゲート絶縁膜、１２
は浮遊ゲート電極、１３は層間絶縁膜、１４は制御ゲー
ト電極である。

【０００５】図に示すように、メモリセルは、ゲート絶
縁膜１１と層間絶縁膜１３によって電気的に絶縁された
浮遊ゲート電極１２を有している。ここで、ゲート絶縁
膜１１は、少なくとも、ソース９あるいはドレイン１０
の領域上にある部分ではトンネル電流を流せる程度の膜
厚を有している。また、メモリセルが配置されている第
二のＰ型ウェル５の電位は第二のＰ型拡散層８に印加す
る電圧により制御され、Ｎ型ウェル３の電位はＮ型拡散
層７に印加する電圧により制御され、Ｐ型半導体基板２
及び第一のＰ型ウェル４の電位は、第一のＰ型拡散層６
に印加される電圧により、通常は接地電位に設定されて
いる。ここで、メモリセルが配置されている第二のＰ型
ウェル５は、Ｎ型ウェル３に覆われており、Ｐ型半導体
基板２及び第一のＰ型ウェル４とは電気的に分離されて
いるために、接地電位以外の電位に制御可能である。

【０００６】図３は、従来の書き換え方法を示した図で
ある。図では、メモリセルの各動作、すなわち、書き込
み、消去、読み出しの各動作において、各部の電圧条
件、すなわち、第一のＰ型ウェル４、Ｎ型ウェル３、第
二のＰ型ウェル５、制御ゲート電極１４、ドレイン１
０，ソース９の電圧条件を示している。

【０００７】まず、書き込み動作について説明する。こ
こでは、ドレイン１０から浮遊ゲート電極１２中の電子
をトンネル電流により引き抜くことにより、メモリセル
のしきい値電圧を低くする動作を、書き込みと定義して
いる。

【０００８】図のように、第一のＰ型ウェル４とＮ型ウ
ェル３及び第二のＰ型ウェル５の電圧を０Ｖ（接地電
位）とし、制御ゲート電極１４の電圧を-8.5V、ドレイ
ン１０の電圧を4.5V、ソース９の電圧を0Vあるいはオー
プン状態にする。以上の電圧条件により、制御ゲート電
極１４とドレイン１０の間の電位差が13Vとなり、ドレ
イン１０と浮遊ゲート電極１２の間のトンネル電流が所
定の電流量となる。

【０００９】次に、消去動作について説明する。ここで
は、第二のＰ型ウェル５から浮遊ゲート電極１２へ、電
子をトンネル電流により注入することにより、メモリセ
ルのしきい値電圧を高くする動作を、消去と定義してい
る。

【００１０】図のように、第一のＰ型ウェル４とＮ型ウ
ェル３の電圧を０Ｖ（接地電位）とし、第二のＰ型ウェ
ル５の電圧を-6.5V、制御ゲート電極１４の電圧を6.5
V、ドレイン１０の電圧をオープン状態、ソース９の電
圧を-6.5Vにする。以上の電圧条件により、制御ゲート
電極１４と第二のＰ型ウェル５の間の電位差が13Vとな
り、第二のＰ型ウェル５と浮遊ゲート電極１２の間のト
ンネル電流が所定の電流量となる。

【００１１】次に、読み出し動作について説明する。読
み出しは、メモリセルのドレイン電流量により判定され
る。

【００１２】図３のように、第一のＰ型ウェル４とＮ型
ウェル３及び第二のＰ型ウェル５の電圧を０Ｖ（外部か
ら供給される接地電位）とし、制御ゲート電極１４の電
圧を3.3V、ドレイン１０の電圧を1.0V、ソース９の電圧
を0Vにする。以上の電圧条件において、メモリセルのド
レイン電流量により、書き込み状態と消去状態を判定す
る。すなわち、メモリセルのしきい値電圧が低い状態を
書き込み状態、高い状態を消去状態と判定するため、メ
モリセルが書き込み状態にある時のドレイン電流量は、
消去状態にある時よりも多くなる。

【００１３】

【発明が解決しようとする課題】しかしながら、上記従
来の書き換え方法では、第一に、書き込み時に制御ゲー
トに印加する負電圧の絶対値が大きく、それを駆動する
高耐圧トランジスタを縮小できないために、半導体記憶
装置の微細化が困難であるという問題点を有していた。

【００１４】また、第二に、メモリセルの信頼性を向上
するためには、メモリセルのゲート絶縁膜を厚くする
か、書き込み時のドレイン電圧を低くする必要がある。
しかし、これらの方法ではトンネル電流量が低下するの
で、この電流量低下を補うために、書き込み時に制御ゲ
ートに印加する負電圧の絶対値をさらに大きく設定する
必要があり、再び、それを駆動する高耐圧トランジスタ
の縮小が困難となり、信頼性の向上も難しいという課題
を有していた。

【００１５】第三に、メモリセルの寸法を縮小する場
合、あるいは、メモリセルのしきい値電圧を下げて低電
圧動作を実現する場合、書き込み時のドレイン電圧とメ
モリセルの配置されたＰ型ウェル間の電位差を小さくす
ることが必要である。しかし、この方法ではトンネル電
流量が低下するために、書き込み時に制御ゲートに印加
する負電圧の絶対値をさらに大きく設定して低下した電
流量を補う必要があり、半導体記憶装置の微細化と低電
圧動作性能の向上に課題を有していた。

【００１６】本発明は、上記従来の課題を解決するもの
で、書き換えに使用する負電圧の絶対値を従来に比べて
小さくでき、書き込み時にドレインとＰ型ウェル間の電
位差を従来に比べて小さくできる不揮発性半導体記憶装
置の書き換え方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】請求項１に記載の本発明
は、半導体基板上に形成された制御ゲート電極と、浮遊
ゲート電極と、ゲート絶縁膜と、ドレイン領域及びソー
ス領域とを備えた、Ｎ型ウェル若しくはＮ型基板又は絶
縁膜により電気的に分離されＰ型ウェル内に配置された
不揮発性半導体記憶装置のメモリ内容の書き換え方法で
あって、前記浮遊ゲート電極と、前記ドレイン領域の拡
散層又は前記ソース領域の拡散層との間にトンネル電流
を流すことにより前記書き換え動作を行う場合、前記Ｐ
型ウェルには、外部から供給される接地電位を基準とし
て第一の正電圧を印加し、又、前記制御ゲート電極に
は、前記第一の正電圧より低い電圧を印加し、又、前記
トンネル電流を流す拡散層には、前記第一の正電圧より
高い第二の正電圧を印加する不揮発性半導体記憶装置の
書き換え方法である。

【００１８】これにより、例えば、書き込み時に制御ゲ
ート電極に印加する負電圧の絶対値を従来方法よりも小
さく設定でき、かつ、ドレインとメモリセルの配置され
たＰ型ウェルとの間の電位差を従来方法よりも小さく設
定することが可能となる。

【００１９】請求項２記載の本発明は、上記第一の正電
圧が外部から供給される電源電圧である不揮発性半導体
記憶装置の書き換え方法である。

【００２０】これにより、例えば、不揮発性半導体記憶
装置に用いる内部の昇圧回路及び定電圧回路が不要とな
るため、従来に比べてサイズの小さな不揮発性半導体記
憶装置を提供できる。

【００２１】請求項３記載の本発明は、上記ドレイン領
域に前記第二の正電圧を印加する場合は、前記ソース領
域の電圧を、又、前記ソース領域に前記第二の正電圧を
印加する場合は、前記ドレイン領域の電圧を、前記第一
の正電圧と前記第二の正電圧との間に設定する不揮発性
半導体記憶装置の書き換え方法である。

【００２２】これにより、例えば、書き込み時に発生す
るリーク電流を減らすことができることにより昇圧回路
を小さくできるため、従来に比べてサイズの小さな不揮
発性半導体記憶装置を提供できる。

【００２３】

【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。

【００２４】図１は、本発明の不揮発性半導体記憶装置
の書き換え方法の一実施の形態で使用する各部の電圧条
件を示した図である。即ち、図１では、メモリセルの各
動作、すなわち、書き込み、消去、読み出しの各動作に
おいて、図２に示した各部の電圧条件、すなわち、第一
のＰ型ウェル４、Ｎ型ウェル３、第二のＰ型ウェル５、
制御ゲート電極１４、ドレイン１０，ソース９の電圧条
件を示している。

【００２５】尚、本実施の形態の不揮発性半導体記憶装
置の構成は、従来の技術の欄で説明した図２に示す構成
と基本的に同じであるので、構成の説明は省略する。

【００２６】以下、本実施の形態の動作を述べる。

【００２７】まず、書き込み動作について説明する。こ
こでは、ドレイン１０から浮遊ゲート電極１２中の電子
をトンネル電流により引き抜くことにより、メモリセル
のしきい値電圧を低くする動作を、書き込みと定義して
いる。

【００２８】図のように、第一のＰ型ウェル４の電圧を
０Ｖ（外部から供給される接地電位）とし、Ｎ型ウェル
３及び第二のＰ型ウェル５の電圧を３．３Ｖとし、制御
ゲート電極１４の電圧を−６．５Ｖ、ドレイン１０の電
圧を６．５Ｖ、ソース９の電圧を３．３Ｖあるいはオー
プン状態にする。以上の電圧条件により、制御ゲート電
極１４とドレイン１０の間の電位差が１３Ｖとなり、ド
レイン１０と浮遊ゲート電極１２の間のトンネル電流
が、従来方法と変わらない所定の電流量となる。

【００２９】消去動作及び読み出し動作は、従来例と同
様であるので説明を省略する。

【００３０】このように、各動作に必要な最大電圧は、
正電位で＋６．５Ｖ、負電位で−６．５Ｖとなり、従来
例の正電位で＋６．５Ｖ、負電位で−８．５Ｖと比較し
て、負電圧の絶対値を２．０Ｖ小さく設定できた。ま
た、メモリセルのドレイン１０と第二のＰ型ウェル５の
間の電位差は、本発明で３．２Ｖ、従来例で４．５Ｖ
と、１．３Ｖ低電圧化できた。

【００３１】ここで、書き込み時に使用する負電圧の絶
対値を小さくできたことの効果について説明する。イン
バータなどの通常の構造を有するＮ型ＭＯＳトランジス
タとＰ型ＭＯＳトランジスタを組み合わせた回路考える
と、実際にＭＯＳトランジスタのゲート・ソース間ある
いはドレイン・基板間に印加される電圧は、負電圧と電
源電圧の電位差となる。すなわち、電源電圧が３．３Ｖ
の場合、従来例では、

【００３２】

【数１】３．３−（−８．５）＝１１．８［Ｖ］ となり、本発明では、

【００３３】

【数２】３．３−（−６．５）＝９．８ ［Ｖ］ となる。つまり、従来例では１１．８Ｖ以上、本発明で
は９．８Ｖ以上の耐圧を有する高耐圧ＭＯＳトランジス
タを作成する必要がある。高耐圧化するためには、ゲー
ト電極長を長くする、オフセット領域を設ける、ゲート
絶縁膜を厚くするなどの方法が採られるが、これらの方
法は微細化に逆行する方法である。これに対して本発明
のように、書き込み時に制御ゲート電極に印加する負電
圧の絶対値を小さくできる方法では、高耐圧ＭＯＳトラ
ンジスタのゲート電極長を従来方法に比べて小さくでき
るのである。

【００３４】次に、書き込み時にドレイン１０と第二の
Ｐ型ウェル５との間の電位差を小さくすることには３つ
の効果がある。

【００３５】まず、第１点目はメモリセルの信頼性であ
る。メモリセルのドレイン１０と第二のＰ型ウェル５と
の間の電位差を大きくしていくと、ドレイン１０近傍の
バンド・バンド間トンネル電流に起因するホットホール
電流が多く発生するようになり、メモリセルのゲート絶
縁膜１１にホットホールが注入される。このホットホー
ルは、メモリセルの電荷保持特性などの信頼性を劣化さ
せるものである。ここで、メモリセルのドレイン１０と
第二のＰ型ウェル５との間の電位差を小さく設定できれ
ば、バンド・バンド間トンネル電流に起因するホットホ
ールのゲート絶縁膜１１への注入を抑えられ、メモリセ
ルの信頼性が向上する。

【００３６】第２点目は、低電圧動作特性である。半導
体記憶装置の低電圧動作特性を改善するためには、メモ
リセルのしきい値電圧を下げる必要がある。メモリセル
のしきい値電圧ＶＴＭは、

【００３７】

【数３】ＶＴＭ＝ＶＴＭ（ＶＤ＝０）−α×ＶＤ で表される。ここで、ＶＴＭ（ＶＤ＝０）は、ドレイン
電圧が０Ｖの場合のしきい値電圧であり、ＶＤはドレイ
ン電圧、αは正の定数である。このように、ドレイン電
圧を上げるとしきい値電圧は下がる。書き込み時に印加
されるドレイン電圧は、非選択のメモリセルにも印加さ
れるために、非選択のメモリセルは、書き込み時のドレ
イン電圧が印加されても電流を流さない、すなわち、し
きい値電圧が正である必要がある。つまり、

【００３８】

【数４】 ＶＴＭ＝ＶＴＭ（ＶＤ＝０）−α×ＶＤ≧０ ＶＴＭ（ＶＤ＝０）≧α×ＶＤ となるＶＴＭ（ＶＤ＝０）に設定することが必要とな
る。

【００３９】例えば、メモリセルのドレイン１０と第二
のＰ型ウェル５の間の電位差は、本発明の第一の実施の
形態では３．２Ｖ、従来例で４．５Ｖであるから、上式
において、α＝０．２とすると、メモリセルしきい値電
圧の下限は、本発明では、

【００４０】

【数５】ＶＴＭ（ＶＤ＝０）＝３．２×０．２＝０．６
４［Ｖ］ であるのに対し従来例では、

【００４１】

【数６】ＶＴＭ（ＶＤ＝０）＝４．５×０．２＝０．９
０［Ｖ］ となる。つまり、本発明は、従来例に比べて約０．２５
Ｖメモリセルのしきい値電圧を低下できたので、半導体
記憶装置の低電圧動作特性も、約０．２５Ｖ改善でき
た。

【００４２】第３点目は、メモリセルの微細化である。
本発明では、メモリセルのドレイン１０と第二のＰ型ウ
ェル５の間の電位差が小さくなるため、メモリセルに必
要なドレイン耐圧を下げることができる。メモリセルの
ドレイン耐圧を下げられると、メモリセルのゲート長を
小さくでき、また、メモリセルのドレイン拡散層幅も狭
くできる。よって、メモリセルの微細化が可能となる。

【００４３】なお、本実施の形態の電圧値は一例であ
り、メモリセルを形成すべきＰ型ウェルを正電圧に設定
できれば、他の値でも良い。また、本実施の形態では、
ドレイン１０からの浮遊ゲート電極１２中の電子引き抜
き動作に本発明を適用したが、ソース９からの上記動作
に適用しても良い。また、この例では、浮遊ゲート電極
１２への電子注入として第二のＰ型ウェル５と浮遊ゲー
ト電極１２の間のトンネル電流を用いたが、ドレイン１
０、あるいはソース９からのホットエレクトロン注入を
用いても良い。また、メモリセル構造の例として、スタ
ック・ゲート型構造を用いたが、スプリット・ゲート型
構造や３層ポリシリコン型構造を用いたメモリセルに適
用しても良い。また、第二のＰ型ウェル５とＰ型半導体
基板２との電気的分離にＮ型ウェル３を用いたが、Ｐ型
半導体基板２上にN型エピタキシャル成長層を備えたも
のを用いても良いし、絶縁膜を用いても良い。また、絶
縁膜の配置は、トレンチ分離による横側の分離あるいは
ＳＯＩ構造を用いた下側の分離などを適用しても良い。

【００４４】また、請求項２に記載したように、第二の
Ｐ型ウェル５へ印加する正電圧として電源電圧を使用す
れば、昇圧回路や定電圧回路などが不要となり、回路規
模を小さくでき、小さな不揮発性半導体記憶装置を実現
できる。

【００４５】また、請求項３に記載したように、書き込
み時に、ソース９の電圧を、第二のＰ型ウェル５に印加
する第一の正電圧とドレイン１０に印加する第二の正電
圧の間に設定することにより、バックバイアス効果によ
りメモリセルのしきい値電圧が上昇し、リーク電流を低
減できる。リーク電流が低減できると、昇圧回路を小さ
くできるため回路を小さく構成でき、小さな不揮発性半
導体記憶装置を実現できる。

【００４６】以上のように、本実施形態によれば、メモ
リセルの配置されている第二のＰ型ウェル５の電位を外
部から供給される接地電位よりも高い正電圧に設定する
ことにより、メモリセルの書き換え動作に必要な、制御
ゲート電極１４に印加する負電圧の絶対値を小さくで
き、かつ、ドレイン１０と第二のＰ型ウェル５との間の
電位差を小さくできる。

【００４７】以上のことから、本発明の不揮発性半導体
記憶装置の書き換え方法は、メモリセルの配置されてい
るＰ型ウェルの電位を外部から供給される接地電位より
も高い正電圧に設定する方法であり、メモリセルの書き
換え動作に必要な、制御ゲート電極に印加する負電圧の
絶対値を小さくでき、かつ、ドレインとメモリセルの配
置されたＰ型ウェルとの間の電位差を小さくできるた
め、微細で、信頼性が高く、かつ低電圧動作が可能な不
揮発性半導体記憶装置を実現できる。

【００４８】

【発明の効果】以上述べたところから明らかなように本
発明は、従来に比べてより微細化が可能であるという長
所を有する。

【図面の簡単な説明】

【図１】本発明の一実施の形態の不揮発性半導体記憶装
置の書き換え方法に使用する各部の電圧条件を示す図

【図２】従来技術の説明及び本実施の形態の説明で使用
する浮遊ゲート電極型不揮発性半導体記憶装置の断面図

【図３】従来の不揮発性半導体記憶装置の書き換え方法
に使用する各部の電圧条件を示す図

【符号の説明】

１ 素子分離絶縁膜 ２ Ｐ型半導体基板 ３ Ｎ型ウェル ４ 第一のＰ型ウェル ５ 第二のＰ型ウェル ６ 第一のＰ型拡散層 ７ Ｎ型拡散層 ８ 第二のＰ型拡散層 ９ ソース １０ ドレイン １１ ゲート絶縁膜 １２ 浮遊ゲート電極 １３ 層間絶縁膜 １４ 制御ゲート電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/115

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された制御ゲート電
   極と、浮遊ゲート電極と、ゲート絶縁膜と、ドレイン領
   域及びソース領域とを備えた、Ｎ型ウェル若しくはＮ型
   基板又は絶縁膜により電気的に分離されＰ型ウェル内に
   配置された不揮発性半導体記憶装置のメモリ内容の書き
   換え方法であって、 前記浮遊ゲート電極と、前記ドレイン領域の拡散層又は
   前記ソース領域の拡散層との間にトンネル電流を流すこ
   とにより前記書き換え動作を行う場合、前記Ｐ型ウェル
   には、外部から供給される接地電位を基準として第一の
   正電圧を印加し、又、前記制御ゲート電極には、前記第
   一の正電圧より低い電圧を印加し、又、前記トンネル電
   流を流す拡散層には、前記第一の正電圧より高い第二の
   正電圧を印加することを特徴とする不揮発性半導体記憶
   装置の書き換え方法。
2. 【請求項２】 前記第一の正電圧が外部から供給される
   電源電圧であることを特徴とする請求項１記載の不揮発
   性半導体記憶装置の書き換え方法。
3. 【請求項３】 前記ドレイン領域に前記第二の正電圧を
   印加する場合は、前記ソース領域の電圧を、又、前記ソ
   ース領域に前記第二の正電圧を印加する場合は、前記ド
   レイン領域の電圧を、前記第一の正電圧と前記第二の正
   電圧との間に設定することを特徴とする請求項１記載の
   不揮発性半導体記憶装置の書き換え方法。