JPS605069B2 - Ｓｏｓ半導体装置 - Google Patents
Ｓｏｓ半導体装置Info
- Publication number
- JPS605069B2 JPS605069B2 JP51061228A JP6122876A JPS605069B2 JP S605069 B2 JPS605069 B2 JP S605069B2 JP 51061228 A JP51061228 A JP 51061228A JP 6122876 A JP6122876 A JP 6122876A JP S605069 B2 JPS605069 B2 JP S605069B2
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- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- mobility
- insulating film
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- Prior art date
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Description
【発明の詳細な説明】
本発明は、サファイア、スピネル等の絶縁性単結晶基板
上にＳｉ層を設け、ここにＭＯＳ素子を形成してなるＳ
ＯＳ（ＳｉｌｉｃｏｎｏｎＳａｐｐｈｉｒｅ）半導体装
置に関する。
上にＳｉ層を設け、ここにＭＯＳ素子を形成してなるＳ
ＯＳ（ＳｉｌｉｃｏｎｏｎＳａｐｐｈｉｒｅ）半導体装
置に関する。
ＳＯＳ半導体装置は、従来のバルクＳｉにＳｉ層を成長
形成した半導体装置に比較して高速動作が可能であり、
又、特別な素子分離を必要とせず集積度が上がる等の利
点があると考えられてきた。然しながら、異種絶縁性基
板上に、Ｓｉを成長形成するため、バルグＳｉを用いた
場合に比して、Ｓｉにおける電子の移動度が小となる煩
向が強い。本発明者等は、ＳＯＳＭＯＳ装置を種々検討
した結果、ＭＯＳ装置のソース・ドレィン領域間での不
純物分布をバルグＳｉの場合とは異なる分布とすること
により、移動度の向上がもたらせる事を見し、出した。
形成した半導体装置に比較して高速動作が可能であり、
又、特別な素子分離を必要とせず集積度が上がる等の利
点があると考えられてきた。然しながら、異種絶縁性基
板上に、Ｓｉを成長形成するため、バルグＳｉを用いた
場合に比して、Ｓｉにおける電子の移動度が小となる煩
向が強い。本発明者等は、ＳＯＳＭＯＳ装置を種々検討
した結果、ＭＯＳ装置のソース・ドレィン領域間での不
純物分布をバルグＳｉの場合とは異なる分布とすること
により、移動度の向上がもたらせる事を見し、出した。
本発明は、上記新しい知見に基づいてなされたものでＳ
ＯＳＭＯＳ装置において、ソース・ドレィン領域間のＳ
ｉ層の不純物濃度をゲート絶縁膜との界面に最大値をも
つ如くなす事により、移動度の向上したＳＯＳ半導体装
置を提供するものである。
ＯＳＭＯＳ装置において、ソース・ドレィン領域間のＳ
ｉ層の不純物濃度をゲート絶縁膜との界面に最大値をも
つ如くなす事により、移動度の向上したＳＯＳ半導体装
置を提供するものである。
以下、本発明を一実施例により図面を用いながら説明す
る。ＳＯＳＭＯＳ装置１の構造についてまず説明すると
、絶縁性単結晶基板例えば（１０１２）サファイア２に
、（００１）真性Ｓｉ層３が設けられている。このＳｉ
層３の厚さは０．別ｍとした。このＳｉ層３には、互い
に離隔してｎ十ソ−ス領域４及びドレィン領域５が設け
られている。ソース・ドレィン領域４，５は例えば拡散
法により形成した。一方、ソース・ドレィン領域間上に
は、絶縁膜例−えばＳｉ０２膜６が、厚さ例えば１２６
０Ａで形成されている。そして、この上にゲート電極Ｇ
が設けられている。ゲート電極Ｇは、金属、多結晶Ｓｉ
その他の導体層で形成することができる。又、前記ソー
ス・ドレイン領域４，５には、夫々ソース電極Ｓドレィ
ン電極Ｄが設けられている。このような構造において、
本実施例では、前記ソース・ドレィン領域間の所謂チャ
ンネル領域には、燐（ｒ）イオンがイオン注入技術によ
り打ち込まれている。
る。ＳＯＳＭＯＳ装置１の構造についてまず説明すると
、絶縁性単結晶基板例えば（１０１２）サファイア２に
、（００１）真性Ｓｉ層３が設けられている。このＳｉ
層３の厚さは０．別ｍとした。このＳｉ層３には、互い
に離隔してｎ十ソ−ス領域４及びドレィン領域５が設け
られている。ソース・ドレィン領域４，５は例えば拡散
法により形成した。一方、ソース・ドレィン領域間上に
は、絶縁膜例−えばＳｉ０２膜６が、厚さ例えば１２６
０Ａで形成されている。そして、この上にゲート電極Ｇ
が設けられている。ゲート電極Ｇは、金属、多結晶Ｓｉ
その他の導体層で形成することができる。又、前記ソー
ス・ドレイン領域４，５には、夫々ソース電極Ｓドレィ
ン電極Ｄが設けられている。このような構造において、
本実施例では、前記ソース・ドレィン領域間の所謂チャ
ンネル領域には、燐（ｒ）イオンがイオン注入技術によ
り打ち込まれている。
打ち込みの条件は、加速電圧１７皿Ｖ、ドーズ量７×１
び１／地とし、打ち込み後１０００℃につ２０分間のア
ニーリングを行った。このような条件は、チャンネル領
域のＳｉ層と、前記ゲート絶縁膜６との界面７における
燐濃度が最大値をとり、Ｓｉ層の深さ方向に濃度が一次
的に低減する如き範囲を選択決定した。このような条件
を選択した場合の本発明の効果について、第２図及び第
３図を用いて説明する。
び１／地とし、打ち込み後１０００℃につ２０分間のア
ニーリングを行った。このような条件は、チャンネル領
域のＳｉ層と、前記ゲート絶縁膜６との界面７における
燐濃度が最大値をとり、Ｓｉ層の深さ方向に濃度が一次
的に低減する如き範囲を選択決定した。このような条件
を選択した場合の本発明の効果について、第２図及び第
３図を用いて説明する。
まず第２図は、ゲート絶縁膜とＳｉ層の界面を原点とし
、深さ方向ｘでのドナー不純物濃度（個／地）を示すも
のであり、実施が本実施例に対応し、破線が通常の不純
物分布に対応する。第２図に対応して第３図にＳＯＳＭ
ＯＳ装置における電子実効移動度と、ゲート電圧との関
係を示してある。これによれば、不純物濃度のピークを
絶縁膜とＳｉ層の界面にもつてくることにより、明らか
に移動度の向上が見られた。さらに、本発明の適用によ
り、移動度が向上するとともに、ＳＯＳＭＯＳ装置のし
きし、値電圧のバラッキも従来に比して少なくなった。
、深さ方向ｘでのドナー不純物濃度（個／地）を示すも
のであり、実施が本実施例に対応し、破線が通常の不純
物分布に対応する。第２図に対応して第３図にＳＯＳＭ
ＯＳ装置における電子実効移動度と、ゲート電圧との関
係を示してある。これによれば、不純物濃度のピークを
絶縁膜とＳｉ層の界面にもつてくることにより、明らか
に移動度の向上が見られた。さらに、本発明の適用によ
り、移動度が向上するとともに、ＳＯＳＭＯＳ装置のし
きし、値電圧のバラッキも従来に比して少なくなった。
即ち、数十枚のウェハーに対し、ウェハー間、ウェハー
内でのデプレッション型ＭＯＳトランジスタのしきし、
値電圧は、従来−３Ｖ±０．５Ｖであったものが、一３
Ｖ士０．２Ｖに改善されることが確認された。次に、本
発明をェンハンスメント型ＳＯＳＭＯＳ装置に適用した
例について簡単に説明する。上記実施例においてＰ＋イ
オンの打ち込みに代えて、ホウ素Ｂイオンを８０ＫｅＶ
で加速し、しきし、値電圧十０．８Ｖのヱンハンスメン
ト型ＳＯＳＭＯＳ装置を作成した。この時、不純物分布
は第４図実線の如くであった。比較のため、破線により
Ｂ＋イオンを界面から基板内部へ１０００Ａの所にピー
クをもつようにした分布を示す。実線の如く不純物濃度
分布を選択したところ、チャンネル領域反転層における
電子の実効移動度は（６００±２０）ｃ確／Ｖ・ｓｅｃ
であった。因みに、破線分布では、（５００±５０）地
／Ｖ・ｓｅｃであり実効移動度が向上するとともに、そ
のバラッキも小さくなるという効果が得られた。又、同
一のェンハンスメント型トランジスタのしきし、値電圧
のバラッキは本発明によれば十０．８Ｖ±０．１Ｖであ
った。因みに、従来のものでは十０．８Ｖ±０．３Ｖと
バラツキが大であった。次に、サファイア基板に代えて
スピネル単結晶基板を用いた場合について説明する。ス
ピネル（００１）面上ｌｒの膜厚の（００１）Ｓｉ膜を
形成し、ここに上記実施例と同様界面に最大濃度を有す
る不純物分布のＭＯＳ素子を形成した。この結果、本発
明を適用したデプレッション型ＭＯＳ装置では移動度６
８０の／Ｖ・ｓｅｃ、ェンハンスメント型ＭＯＳ装置で
は５７０の／Ｖ・ｓｅｃであった。因みに従来のもので
は、夫々６００ｃ柊／Ｖ・ｓｅｃ，５２０ｃ流／Ｖ・ｓ
ｅｃと低い値であった。なお、上記実施例において界面
での不純物濃度が高い程、移動度向上の効果は大であっ
た。
内でのデプレッション型ＭＯＳトランジスタのしきし、
値電圧は、従来−３Ｖ±０．５Ｖであったものが、一３
Ｖ士０．２Ｖに改善されることが確認された。次に、本
発明をェンハンスメント型ＳＯＳＭＯＳ装置に適用した
例について簡単に説明する。上記実施例においてＰ＋イ
オンの打ち込みに代えて、ホウ素Ｂイオンを８０ＫｅＶ
で加速し、しきし、値電圧十０．８Ｖのヱンハンスメン
ト型ＳＯＳＭＯＳ装置を作成した。この時、不純物分布
は第４図実線の如くであった。比較のため、破線により
Ｂ＋イオンを界面から基板内部へ１０００Ａの所にピー
クをもつようにした分布を示す。実線の如く不純物濃度
分布を選択したところ、チャンネル領域反転層における
電子の実効移動度は（６００±２０）ｃ確／Ｖ・ｓｅｃ
であった。因みに、破線分布では、（５００±５０）地
／Ｖ・ｓｅｃであり実効移動度が向上するとともに、そ
のバラッキも小さくなるという効果が得られた。又、同
一のェンハンスメント型トランジスタのしきし、値電圧
のバラッキは本発明によれば十０．８Ｖ±０．１Ｖであ
った。因みに、従来のものでは十０．８Ｖ±０．３Ｖと
バラツキが大であった。次に、サファイア基板に代えて
スピネル単結晶基板を用いた場合について説明する。ス
ピネル（００１）面上ｌｒの膜厚の（００１）Ｓｉ膜を
形成し、ここに上記実施例と同様界面に最大濃度を有す
る不純物分布のＭＯＳ素子を形成した。この結果、本発
明を適用したデプレッション型ＭＯＳ装置では移動度６
８０の／Ｖ・ｓｅｃ、ェンハンスメント型ＭＯＳ装置で
は５７０の／Ｖ・ｓｅｃであった。因みに従来のもので
は、夫々６００ｃ柊／Ｖ・ｓｅｃ，５２０ｃ流／Ｖ・ｓ
ｅｃと低い値であった。なお、上記実施例において界面
での不純物濃度が高い程、移動度向上の効果は大であっ
た。
ＳＯＳ膜の如く一般に転位の多いＳｉ層においては、キ
ャリア（例えば電子）の輸送領域則ち」界面近くの不純
物濃度を高くするのが効果的である。特に、望ましくは
不純物濃度を５×ＩＱ５〜５×１０６程度とすると効果
的である。以上の通り、本発明によればＳＯＳ半導体装
置における電子移動度の向上と、移動度の均一化、並び
にしきし、値電圧のバラツキの減少といった効果を得る
事が出来る。
ャリア（例えば電子）の輸送領域則ち」界面近くの不純
物濃度を高くするのが効果的である。特に、望ましくは
不純物濃度を５×ＩＱ５〜５×１０６程度とすると効果
的である。以上の通り、本発明によればＳＯＳ半導体装
置における電子移動度の向上と、移動度の均一化、並び
にしきし、値電圧のバラツキの減少といった効果を得る
事が出来る。
第１図は、本発明の一実施例を説明するためのＳＯＳＭ
ＯＳ断面図、第２図及び第３図は、この実施例装置の効
果を説明するための特性図、第４図は、本発明の他の実
施例装置についての特性図である。 図において、１・・・・・・ＳＯＳＭＯＳ装置、２・・
・…サファイア基板、３・・・・・・Ｓｉ層、４・・・
…ソース領域、５・・・・・・ドレィン領域、６・・・
・・・絶縁膜、Ｇ・・・・・・ゲ−ト電極。 第１図 第２図 第３図 第４図
ＯＳ断面図、第２図及び第３図は、この実施例装置の効
果を説明するための特性図、第４図は、本発明の他の実
施例装置についての特性図である。 図において、１・・・・・・ＳＯＳＭＯＳ装置、２・・
・…サファイア基板、３・・・・・・Ｓｉ層、４・・・
…ソース領域、５・・・・・・ドレィン領域、６・・・
・・・絶縁膜、Ｇ・・・・・・ゲ−ト電極。 第１図 第２図 第３図 第４図
Claims (1)
- １ 絶縁性単結晶基板上に設けられたＳｉ層と、このＳ
ｉ層に互に離隔して設けられたソース領域及びドレイン
領域と、このソース領域とドルイン領域間上に絶縁膜を
介して設けられたゲート電極とを具備し、前記ソース領
域とドレイン領域間のＳｉ層における不純物濃度を前記
絶縁膜との界面に最大値をもつ如くなした事を特徴とす
るＳＯＳ半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51061228A JPS605069B2 (ja) | 1976-05-28 | 1976-05-28 | Ｓｏｓ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51061228A JPS605069B2 (ja) | 1976-05-28 | 1976-05-28 | Ｓｏｓ半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52144980A JPS52144980A (en) | 1977-12-02 |
| JPS605069B2 true JPS605069B2 (ja) | 1985-02-08 |
Family
ID=13165137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51061228A Expired JPS605069B2 (ja) | 1976-05-28 | 1976-05-28 | Ｓｏｓ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605069B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565472A (en) * | 1978-11-13 | 1980-05-16 | Fujitsu Ltd | Integrated circuit device |
| JPS5586162A (en) * | 1978-12-23 | 1980-06-28 | Fujitsu Ltd | Device and manufacturing method for insulating substrate type semiconductor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137688A (ja) * | 1974-04-19 | 1975-10-31 |
-
1976
- 1976-05-28 JP JP51061228A patent/JPS605069B2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137688A (ja) * | 1974-04-19 | 1975-10-31 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52144980A (en) | 1977-12-02 |
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