JPS6325715B2 - - Google Patents
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- JPS6325715B2 JPS6325715B2 JP54066192A JP6619279A JPS6325715B2 JP S6325715 B2 JPS6325715 B2 JP S6325715B2 JP 54066192 A JP54066192 A JP 54066192A JP 6619279 A JP6619279 A JP 6619279A JP S6325715 B2 JPS6325715 B2 JP S6325715B2
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- Japan
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- substrate
- collector
- capacitance
- transistor
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、半導体記憶装置に関するものであ
る。
る。
スタテイツク型のバイポーラメモリセルにおい
て、接合容量の増加は、回路の時定数の増加をも
たらし、信号伝搬遅延時間の増加になる。したが
つて、従来は、接合容量はできるだけ小さくする
ように設計されてきた。ところが、メモリの高集
積化に伴う、メモリLSIを構成する素子の縮小が
行われると、接合容量の低下をもたらし、メモリ
セルにおいては、情報保持に寄与している接合容
量の電荷量が、これに伴い減少するため、自然放
射線例えばα線により誘起された電荷による情報
反転が、起りやすくなり、情報破壊が問題とな
る。
て、接合容量の増加は、回路の時定数の増加をも
たらし、信号伝搬遅延時間の増加になる。したが
つて、従来は、接合容量はできるだけ小さくする
ように設計されてきた。ところが、メモリの高集
積化に伴う、メモリLSIを構成する素子の縮小が
行われると、接合容量の低下をもたらし、メモリ
セルにおいては、情報保持に寄与している接合容
量の電荷量が、これに伴い減少するため、自然放
射線例えばα線により誘起された電荷による情報
反転が、起りやすくなり、情報破壊が問題とな
る。
本発明は、メモリセルの情報反転を起りにくく
する半導体記憶装置を提供することを目的とす
る。その特徴は、フリツプフロツプを構成する各
トランジスタのコレクタ―サブストレート間容量
及びコレクタ―ベース間容量の少なくとも一方の
ものを、周辺回路部のトランジスタの対応する容
量よりも大きく設定したことにある。
する半導体記憶装置を提供することを目的とす
る。その特徴は、フリツプフロツプを構成する各
トランジスタのコレクタ―サブストレート間容量
及びコレクタ―ベース間容量の少なくとも一方の
ものを、周辺回路部のトランジスタの対応する容
量よりも大きく設定したことにある。
第１図は、本発明の一実施例によるメモリセル
のトランジスタ部を示すもので、このメモリセル
の等価回路は第２図に示されている。すなわち、
Ｐ型シリコンからなる半導体基板１０の表面に
は、第２図に示すようなフリツプフロツプを構成
すべく一対のマルチエミツタトランジスタQ1，
Q2と、一対の負荷抵抗R1，R2と、一対のダイオ
ードD1，D2とが形成されており、第１図ではこ
れらの回路要素のうち１つのトランジスタ（Q1
又はQ2）を形成した部分を示しているものであ
る。なお、第２図において、Ｈは情報保持のため
の電流を流す線、Ｄはデジツト線をそれぞれ示
す。
のトランジスタ部を示すもので、このメモリセル
の等価回路は第２図に示されている。すなわち、
Ｐ型シリコンからなる半導体基板１０の表面に
は、第２図に示すようなフリツプフロツプを構成
すべく一対のマルチエミツタトランジスタQ1，
Q2と、一対の負荷抵抗R1，R2と、一対のダイオ
ードD1，D2とが形成されており、第１図ではこ
れらの回路要素のうち１つのトランジスタ（Q1
又はQ2）を形成した部分を示しているものであ
る。なお、第２図において、Ｈは情報保持のため
の電流を流す線、Ｄはデジツト線をそれぞれ示
す。
基板１０内には、P+型埋込層１１と、これに
隣接するN+型埋込層１２とが、拡散又はイオン
打込みなどの方法で形成されており、N+型埋込
層１２の上にはＮ型層１５がエピタキシヤル成長
などの方法で形成されている。Ｎ型層１５の周囲
には、Ｎ型エピタキシヤル成長層を選択酸化する
ことによつて形成されたフイールドSiO2膜１４
が配置されており、このフイールドSiO2膜に取
囲まれる半導体表面部分にトランジスタ構成要素
が形成されている。すなわち、前述のＮ型エピタ
キシヤル成長層には、適当なドナー不純物を選択
拡散することによりコレクタコンタクト用のN+
型領域１６がN+型埋込層１２に達するように形
成されると共に、拡散又はイオン打込みなどの方
法でＰ型ベース領域１７及び２個のN+型エミツ
タ領域１８，１９が形成されている。
隣接するN+型埋込層１２とが、拡散又はイオン
打込みなどの方法で形成されており、N+型埋込
層１２の上にはＮ型層１５がエピタキシヤル成長
などの方法で形成されている。Ｎ型層１５の周囲
には、Ｎ型エピタキシヤル成長層を選択酸化する
ことによつて形成されたフイールドSiO2膜１４
が配置されており、このフイールドSiO2膜に取
囲まれる半導体表面部分にトランジスタ構成要素
が形成されている。すなわち、前述のＮ型エピタ
キシヤル成長層には、適当なドナー不純物を選択
拡散することによりコレクタコンタクト用のN+
型領域１６がN+型埋込層１２に達するように形
成されると共に、拡散又はイオン打込みなどの方
法でＰ型ベース領域１７及び２個のN+型エミツ
タ領域１８，１９が形成されている。
上記構成において、N+型埋込層１２はトラン
ジスタのコレクタとして作用するもので、P+型
埋込層１１はコレクタ―サブストレート間容量
C1を増大させるべく形成されたものである。ま
た、コレクタ―ベース間容量C2はN+型領域１６
をベース領域１７に隣接させてあるので、隣接さ
せなかつた従来の場合よりもその隣接分だけ増大
されている。これらの容量C1，C2は等価回路中
では第２図に示すように表現されるものであり、
第２図のフリツプフロツプにおいてその状態反転
動作余裕を増加させ、状態反転をおこしにくくす
るように作用する。そこで、本発明によれば、コ
レクタ―サブストレート間PN接合及びコレクタ
―ベース間PN接合の各々の接合面積ないし不純
物濃度などを適当に大きくしてそれぞれ容量C1
及びC2を大きく設定する。すなわちC1，C2は、
第２図のフリツプフロツプがパツケージ等から放
射されるα線の照射によつて状態反転しないよう
に大きく設定されるのである。従つて、本発明に
よれば、フリツプフロツプが不所望に状態反転す
ることはなくなり、記憶内容の破壊は未然に防止
される。
ジスタのコレクタとして作用するもので、P+型
埋込層１１はコレクタ―サブストレート間容量
C1を増大させるべく形成されたものである。ま
た、コレクタ―ベース間容量C2はN+型領域１６
をベース領域１７に隣接させてあるので、隣接さ
せなかつた従来の場合よりもその隣接分だけ増大
されている。これらの容量C1，C2は等価回路中
では第２図に示すように表現されるものであり、
第２図のフリツプフロツプにおいてその状態反転
動作余裕を増加させ、状態反転をおこしにくくす
るように作用する。そこで、本発明によれば、コ
レクタ―サブストレート間PN接合及びコレクタ
―ベース間PN接合の各々の接合面積ないし不純
物濃度などを適当に大きくしてそれぞれ容量C1
及びC2を大きく設定する。すなわちC1，C2は、
第２図のフリツプフロツプがパツケージ等から放
射されるα線の照射によつて状態反転しないよう
に大きく設定されるのである。従つて、本発明に
よれば、フリツプフロツプが不所望に状態反転す
ることはなくなり、記憶内容の破壊は未然に防止
される。
なお、容量C1及びC2は必ずしもその双方を大
きくする必要はなく、そのうちの一方を大きくす
るだけで目的を達成できることもありうる。
きくする必要はなく、そのうちの一方を大きくす
るだけで目的を達成できることもありうる。
次に周辺回路部におけるトランジスタとメモリ
セルのトランジスタを形成する場合のプロセスを
第３図Ａ〜Ｇに示す工程断面図を用いて説明す
る。
セルのトランジスタを形成する場合のプロセスを
第３図Ａ〜Ｇに示す工程断面図を用いて説明す
る。
(1) Ｐ型シリコン基板３０上に形成されたSiO2
膜３１を選択的なエツチング処理を行つて基板
３０表面を露出させる。（第３図Ａ参照）。
膜３１を選択的なエツチング処理を行つて基板
３０表面を露出させる。（第３図Ａ参照）。
(2) 周辺回路のトランジスタを形成すべき基板表
面部分３２はホトレジスト膜３３で覆う。そし
て、メモリセルのトランジスタを形成すべき露
出している基板表面部分３４から基板３０内に
ボロン不純物イオンを打込みその後引き伸し拡
散し、その基板３０内にＰ型拡散層３５を形成
する。（第３図Ｂ参照）。
面部分３２はホトレジスト膜３３で覆う。そし
て、メモリセルのトランジスタを形成すべき露
出している基板表面部分３４から基板３０内に
ボロン不純物イオンを打込みその後引き伸し拡
散し、その基板３０内にＰ型拡散層３５を形成
する。（第３図Ｂ参照）。
(3) ホトレジスト膜３３を除去し、基板表面部分
３２，３４から基板３０内にリン不純物を拡散
し、その基板３０内にN+型埋込層３６，３７
を形成する。（第３図Ｃ参照）。
３２，３４から基板３０内にリン不純物を拡散
し、その基板３０内にN+型埋込層３６，３７
を形成する。（第３図Ｃ参照）。
(4) SiO2膜３１を除去した後、基板３０表面全
体にN-型エピタキシヤル層３８を形成する。
（第３図Ｄ参照）。
体にN-型エピタキシヤル層３８を形成する。
（第３図Ｄ参照）。
(5) 通常の選択酸化処理技術を用いて、アイソレ
ーシヨン用の酸化膜（SiO2膜）３９を形成す
る。なお、酸化膜３９の下には寄生チヤンネル
形成防止用のP+型チヤンネルストツパー４０
が設けられる。（第３図Ｅ参照）。
ーシヨン用の酸化膜（SiO2膜）３９を形成す
る。なお、酸化膜３９の下には寄生チヤンネル
形成防止用のP+型チヤンネルストツパー４０
が設けられる。（第３図Ｅ参照）。
(6) コレクタコンタクト引き出しN+領域４１，
４２、Ｐ型ベース領域４３，４４およびN+型
エミツタ領域４５，４６を順次選択拡散によつ
て形成する。（第３図Ｆ参照）。
４２、Ｐ型ベース領域４３，４４およびN+型
エミツタ領域４５，４６を順次選択拡散によつ
て形成する。（第３図Ｆ参照）。
(7) 基板表面全体をCVD法によりリン・シリケ
ート・ガラス膜４７で覆う。しかる後、このガ
ラス膜４７を選択的にエツチング除去し、基板
表面を露出させる。そして、アルミニウムより
成るコレクタ電極４８，４９ベース電極５０，
５１およびエミツタ電極５２，５３を形成す
る。（第３図Ｇ参照）。
ート・ガラス膜４７で覆う。しかる後、このガ
ラス膜４７を選択的にエツチング除去し、基板
表面を露出させる。そして、アルミニウムより
成るコレクタ電極４８，４９ベース電極５０，
５１およびエミツタ電極５２，５３を形成す
る。（第３図Ｇ参照）。
上記方法により、メモリセルトランジスタにお
いては、第４図Ａのように、ベース領域４４形成
用マスク５４とコレクタコンタクト引き出し領域
４２形成用マスク５５を重ね合せて、ベース領域
４４とコレクタコンタクト引き出し領域をとが接
するようにし、接合容量を増加させている。一
方、周辺回路のトランジスタなどでは、第４図Ｂ
のように、ベース領域４３形成用マスク５６とコ
レクタコンタクト引き出し領域４１形成用マスク
５７を分離して、ベース領域４３とコレクタコン
タクト引き出し領域４１とが接しないようにして
接合容量の増加をおさえている。
いては、第４図Ａのように、ベース領域４４形成
用マスク５４とコレクタコンタクト引き出し領域
４２形成用マスク５５を重ね合せて、ベース領域
４４とコレクタコンタクト引き出し領域をとが接
するようにし、接合容量を増加させている。一
方、周辺回路のトランジスタなどでは、第４図Ｂ
のように、ベース領域４３形成用マスク５６とコ
レクタコンタクト引き出し領域４１形成用マスク
５７を分離して、ベース領域４３とコレクタコン
タクト引き出し領域４１とが接しないようにして
接合容量の増加をおさえている。
以上のように、基板とコレクタ接合容量、およ
びベースとコレクタ接合容量を増加したトランジ
スタを、メモリセルに適用することにより、第２
図のフリツプフロツプ形バイポーラメモリの各接
合容量C1，C2，C3が増加し、自然放射線による
情報反転、つまり両トランジスタQ1，Q2のコレ
クタ電位の反転が起りにくくなる。一方周辺回路
には、このタイプのトランジスタを適用しないた
めに、容量増加による信号伝搬遅延時間の増加は
ない。
びベースとコレクタ接合容量を増加したトランジ
スタを、メモリセルに適用することにより、第２
図のフリツプフロツプ形バイポーラメモリの各接
合容量C1，C2，C3が増加し、自然放射線による
情報反転、つまり両トランジスタQ1，Q2のコレ
クタ電位の反転が起りにくくなる。一方周辺回路
には、このタイプのトランジスタを適用しないた
めに、容量増加による信号伝搬遅延時間の増加は
ない。
第１図は、本発明の一実施例によるメモリセル
におけるトランジスタ部を示す断面図、第２図
は、第１図のフリツプフロツプ型メモリセルの等
価回路図、第３図Ａ乃至Ｇは本発明の半導体記憶
装置を得るための工程断面図、第４図Ａ乃至Ｂは
それぞれマスクの平面パターン図である。 Q1，Q2……トランジスタ、C1……コレクタ―
サブストレート間容量、C2……コレクタ―ベー
ス間容量。
におけるトランジスタ部を示す断面図、第２図
は、第１図のフリツプフロツプ型メモリセルの等
価回路図、第３図Ａ乃至Ｇは本発明の半導体記憶
装置を得るための工程断面図、第４図Ａ乃至Ｂは
それぞれマスクの平面パターン図である。 Q1，Q2……トランジスタ、C1……コレクタ―
サブストレート間容量、C2……コレクタ―ベー
ス間容量。
Claims (1)
- １ 半導体基板に形成されたフリツプフロツプ型
メモリセルを備えた半導体記憶装置において、前
記メモリセルのフリツプフロツプを構成する各ト
ランジスタのコレクタ領域に接して前記半導体基
板と同一導電型の高不純物濃度領域を形成するこ
とによつて、前記コレクタ領域と前記半導体基板
との間のPN接合容量を増大させてなることを特
徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6619279A JPS55158659A (en) | 1979-05-30 | 1979-05-30 | Semiconductor memory storage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6619279A JPS55158659A (en) | 1979-05-30 | 1979-05-30 | Semiconductor memory storage |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55158659A JPS55158659A (en) | 1980-12-10 |
| JPS6325715B2 true JPS6325715B2 (ja) | 1988-05-26 |
Family
ID=13308728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6619279A Granted JPS55158659A (en) | 1979-05-30 | 1979-05-30 | Semiconductor memory storage |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55158659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11708925B2 (en) | 2017-10-24 | 2023-07-25 | Furukawa Electric Co., Ltd. | Electrical conduit, connection structure for electrical conduit, bell block, method for connecting electrical conduit, method for connecting electrical conduit and bell block, pipe coupling, ring member, double-wall electrical conduit, and connection structure and conduit line for double-wall electrical conduit |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57167675A (en) * | 1981-04-08 | 1982-10-15 | Nec Corp | Semiconductor device |
| JPS596571A (ja) * | 1982-07-05 | 1984-01-13 | Nec Corp | 半導体メモリ |
| JPH065714B2 (ja) * | 1983-07-26 | 1994-01-19 | 日本電気株式会社 | 半導体メモリセル |
| JPS62141756A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02144925A (ja) * | 1988-11-26 | 1990-06-04 | Nec Corp | 半導体装置 |
-
1979
- 1979-05-30 JP JP6619279A patent/JPS55158659A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11708925B2 (en) | 2017-10-24 | 2023-07-25 | Furukawa Electric Co., Ltd. | Electrical conduit, connection structure for electrical conduit, bell block, method for connecting electrical conduit, method for connecting electrical conduit and bell block, pipe coupling, ring member, double-wall electrical conduit, and connection structure and conduit line for double-wall electrical conduit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55158659A (en) | 1980-12-10 |
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