JPH04151864A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04151864A JPH04151864A JP2276089A JP27608990A JPH04151864A JP H04151864 A JPH04151864 A JP H04151864A JP 2276089 A JP2276089 A JP 2276089A JP 27608990 A JP27608990 A JP 27608990A JP H04151864 A JPH04151864 A JP H04151864A
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Landscapes
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に同一半導体基板上にＭ
ＯＳトランジスタとバイポーラトランジスタが混在して
成るＢｉ−ＣＭＯＳ型Ｏ８ＡＭの構造に関する。
ＯＳトランジスタとバイポーラトランジスタが混在して
成るＢｉ−ＣＭＯＳ型Ｏ８ＡＭの構造に関する。
この種の半導体装置の従来例を第３図（ａ）。
（ｂ）を参照して説明する。まず第３図（ａ）に示した
ようにシリコンからなるＰ型半導体基板］に公知の手段
によりＮ型埋込層２．Ｐ型埋込層３を形成した後に１．
５μｍ程度のＮ型エピタキシャル層４を設けた半導体基
板に選択的に（ＭＯＳトランジスタを形成する予定部分
に）イオン注入法によりＰ型ウェル５を形成する。次に
、チャネルストッパー用のＰ型不純物領域６を設けてか
ら、選択酸化法を用いて素子分離用のＬＯＣＯ３酸化膜
７を形成する。この後、１０〜３０ｎｍのゲート酸化膜
８を設けて、フォトレジスト膜を用い、メモリセルのノ
ード領域とバイポーラトランシタのコレクタ電極引き出
し領域を形成するためゲート酸化膜８の所定部分を除去
する。次に３００〜４００ｎｍ厚の多結晶シリコン膜を
積層し、リン拡散法により多結晶シリコン膜の層抵抗を
下けな後にパターニングしてゲート電極９−１．９２と
コレクタ電極１０を形成する。このときメモリセルのノ
ード領域とコレクタ電極引き出し領域として、先にゲー
ト酸化膜８を除去した部分に、多結晶シリコン膜へのリ
ン拡散時に、Ｎ型不純物領域］、 １．−１．、 １．
１−２が形成される。
ようにシリコンからなるＰ型半導体基板］に公知の手段
によりＮ型埋込層２．Ｐ型埋込層３を形成した後に１．
５μｍ程度のＮ型エピタキシャル層４を設けた半導体基
板に選択的に（ＭＯＳトランジスタを形成する予定部分
に）イオン注入法によりＰ型ウェル５を形成する。次に
、チャネルストッパー用のＰ型不純物領域６を設けてか
ら、選択酸化法を用いて素子分離用のＬＯＣＯ３酸化膜
７を形成する。この後、１０〜３０ｎｍのゲート酸化膜
８を設けて、フォトレジスト膜を用い、メモリセルのノ
ード領域とバイポーラトランシタのコレクタ電極引き出
し領域を形成するためゲート酸化膜８の所定部分を除去
する。次に３００〜４００ｎｍ厚の多結晶シリコン膜を
積層し、リン拡散法により多結晶シリコン膜の層抵抗を
下けな後にパターニングしてゲート電極９−１．９２と
コレクタ電極１０を形成する。このときメモリセルのノ
ード領域とコレクタ電極引き出し領域として、先にゲー
ト酸化膜８を除去した部分に、多結晶シリコン膜へのリ
ン拡散時に、Ｎ型不純物領域］、 １．−１．、 １．
１−２が形成される。
次に第３図（ｂ）に示したようにＭＯＳトランジスタの
ソース・ドレイン領域１２．バイポーラトランジスタの
ベース領域１３９層間絶縁用酸化膜１４．バイポーラト
ランジスタのエミッタ電極１−５．エミッタ領域１６を
形成する。この後、層間絶縁膜、金属配線膜等を設けれ
ば半導体装置か完成する。
ソース・ドレイン領域１２．バイポーラトランジスタの
ベース領域１３９層間絶縁用酸化膜１４．バイポーラト
ランジスタのエミッタ電極１−５．エミッタ領域１６を
形成する。この後、層間絶縁膜、金属配線膜等を設けれ
ば半導体装置か完成する。
この従来の半導体装置てはゲート電極およびコレクタ電
極となる多結晶シリコン膜へのリン拡散法によりノード
領域およびコレクタ電極引き出し領域のＮ型不純物領域
を形成している。多結晶シリコン膜を介してＮ型不純物
領域が形成されているためＮ型不純物領域の深さは浅い
ものとなる。
極となる多結晶シリコン膜へのリン拡散法によりノード
領域およびコレクタ電極引き出し領域のＮ型不純物領域
を形成している。多結晶シリコン膜を介してＮ型不純物
領域が形成されているためＮ型不純物領域の深さは浅い
ものとなる。
このため、バイポーラトランジスタ部ではコレクタ抵抗
が下がらずバイポーラトランシタ部での信号伝達遅延時
間を減少させることかできない。また、メモリセル部で
はゲート電極パターニングの際にノート部分に与えられ
たタメージ、汚染等により、ノード部分のＮ型不純物領
域が浅いとノード部での漏れ電流を防止することが難し
い。
が下がらずバイポーラトランシタ部での信号伝達遅延時
間を減少させることかできない。また、メモリセル部で
はゲート電極パターニングの際にノート部分に与えられ
たタメージ、汚染等により、ノード部分のＮ型不純物領
域が浅いとノード部での漏れ電流を防止することが難し
い。
近年、素子の集積化が進むにつれ、ゲート電極用の多結
晶シリコン膜やゲート酸化膜の薄膜化も併せて行なわれ
ている。このためゲート電極へのリン拡散もゲート酸化
膜下へのリン突き抜けを防止するために低濃度化の方向
へ進んでおり、先に述べたコレクタ抵抗の低減、ノート
部分での漏れ電流の防止とは相反する内容になっている
。
晶シリコン膜やゲート酸化膜の薄膜化も併せて行なわれ
ている。このためゲート電極へのリン拡散もゲート酸化
膜下へのリン突き抜けを防止するために低濃度化の方向
へ進んでおり、先に述べたコレクタ抵抗の低減、ノート
部分での漏れ電流の防止とは相反する内容になっている
。
本発明は、ＭＯＳ型メモリセルとバイポーラトランジス
タとを同一半導体基板上に形成した半導体装置において
、前記ＭＯＳ型メモリセルのノート領域および前記バイ
ポーラトランジスタのコレクタ電極引き出し領域は、そ
れぞれ前記半導体基板に選択的に形成された第１の一導
電型不純物領域と、前記第１の一導電型不純物領域にそ
れぞれ形成された第２の一導電型不純物領域とからなり
、前記第２の一導電型不純物領域と接触する多結晶シリ
コン膜を有するというものである。
タとを同一半導体基板上に形成した半導体装置において
、前記ＭＯＳ型メモリセルのノート領域および前記バイ
ポーラトランジスタのコレクタ電極引き出し領域は、そ
れぞれ前記半導体基板に選択的に形成された第１の一導
電型不純物領域と、前記第１の一導電型不純物領域にそ
れぞれ形成された第２の一導電型不純物領域とからなり
、前記第２の一導電型不純物領域と接触する多結晶シリ
コン膜を有するというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）、（ｂ）および（Ｃ）は本発明の一実施例
を製造二［程に沿って説明するための工程順断面図であ
る。
を製造二［程に沿って説明するための工程順断面図であ
る。
まず、第１図（ａ）に示すように、シリコンからなる抵
抗率］、０〜１４Ω・ｃｍのＰ型半導体基体１にそれぞ
れＮ型埋込層２．Ｐ型埋込層３を形成し、その上に厚さ
１．５μｍ程度のＮ型エピタキシャル層４を堆積した半
導体基板を準備し、選択的にＰ型ウェル５を形成する。
抗率］、０〜１４Ω・ｃｍのＰ型半導体基体１にそれぞ
れＮ型埋込層２．Ｐ型埋込層３を形成し、その上に厚さ
１．５μｍ程度のＮ型エピタキシャル層４を堆積した半
導体基板を準備し、選択的にＰ型ウェル５を形成する。
次に、選択酸化法によりＬＯＣＯ３酸化膜７を形成する
ことにより素子領域を区画する。ＬＯＣＯ３酸化膜７の
下部にはチャネルストッパー用のＰ型不純物領域６が設
けられている。次に、素子領域上に厚さ１０〜３０ｎｍ
のゲート酸化膜８を形成する。次にフォトレジスト膜を
マスクとしてメモリセル（２つのｎ Ｍ ＯＳ トラン
ジスタを駆動トランジスタとし、多結晶シリコン高抵抗
素子を負荷とするフリップフロップ回路）のノード部分
（一つのｎＭＯＳトランジスタのドレイン領域と他のト
ランジスタのゲート電極の接続点）とＢ ｉ−ＣＭＯＳ
構成の周辺回路のＮＰＮトランジスタのコレクタ電極引
き出し領域を形成するため、リンをイオン注入法により
加速エネルギー１００ｋｅＶ、 ドーズ量１×１０１５
／Ｃｍ２程度選択的に導入し、第１のＮ型不純物領域１
．６−１．１．６−２を形成する。
ことにより素子領域を区画する。ＬＯＣＯ３酸化膜７の
下部にはチャネルストッパー用のＰ型不純物領域６が設
けられている。次に、素子領域上に厚さ１０〜３０ｎｍ
のゲート酸化膜８を形成する。次にフォトレジスト膜を
マスクとしてメモリセル（２つのｎ Ｍ ＯＳ トラン
ジスタを駆動トランジスタとし、多結晶シリコン高抵抗
素子を負荷とするフリップフロップ回路）のノード部分
（一つのｎＭＯＳトランジスタのドレイン領域と他のト
ランジスタのゲート電極の接続点）とＢ ｉ−ＣＭＯＳ
構成の周辺回路のＮＰＮトランジスタのコレクタ電極引
き出し領域を形成するため、リンをイオン注入法により
加速エネルギー１００ｋｅＶ、 ドーズ量１×１０１５
／Ｃｍ２程度選択的に導入し、第１のＮ型不純物領域１
．６−１．１．６−２を形成する。
次に第１図（ｂ）に示すようにメモリセルのノード部分
の第１のＮ型不純物領域］６−１とノくイポーラトラン
ジスタのコレクタ電極引き出し領域の第１．のＮ型不純
物領域１６−２上のゲート酸化膜８を除去した後に厚さ
３００〜４００ｎｍの多結晶シリコン膜を積層し、リン
拡散法によって多結晶シリコン膜の層抵抗を１５〜２０
Ω／口に低下させると共に、第１のＮ型不純物領域１６
１．１６−２にそれぞれ第２Ｎ型不純物領域１７１．１
７−２を形成する。この後多結晶シリコン膜のパターニ
ングを行なってゲート電極９１．９−２およびコレクタ
電極１０を形成する。
の第１のＮ型不純物領域］６−１とノくイポーラトラン
ジスタのコレクタ電極引き出し領域の第１．のＮ型不純
物領域１６−２上のゲート酸化膜８を除去した後に厚さ
３００〜４００ｎｍの多結晶シリコン膜を積層し、リン
拡散法によって多結晶シリコン膜の層抵抗を１５〜２０
Ω／口に低下させると共に、第１のＮ型不純物領域１６
１．１６−２にそれぞれ第２Ｎ型不純物領域１７１．１
７−２を形成する。この後多結晶シリコン膜のパターニ
ングを行なってゲート電極９１．９−２およびコレクタ
電極１０を形成する。
しかる後に、第１図（ｃ）に示すように、従来例と同様
にソース・ドレイン領域１２等を形成すれば半導体装置
が完成する。
にソース・ドレイン領域１２等を形成すれば半導体装置
が完成する。
コレクタ電極引き出し領域およびノード領域は、いずれ
も第１のＮ型不純物領域と第２のＮ型不純物領域の二重
構造を有している。多結晶シリコン膜を介して不純物を
導入された第２のＮ型不純物領域の深さは従来例と同様
に浅いが、これより深い第１のＮ型不純物領域を有して
いるので、コレクタ電極弓き出し領域とＮ型埋込層間の
距離が小さくなりコレクタ抵抗を小さくできる。又、メ
モリセル部では、ゲート電極９−２のパターニングの際
に第２のＮ型不純物領域１７−１はダメージや汚染を受
けるのは従来通りであるか、第２のＮ型不純物領域１７
−１は第１のＮ型不純物領域１６−１で囲まれているの
で、漏れ電流を防止し得る。
も第１のＮ型不純物領域と第２のＮ型不純物領域の二重
構造を有している。多結晶シリコン膜を介して不純物を
導入された第２のＮ型不純物領域の深さは従来例と同様
に浅いが、これより深い第１のＮ型不純物領域を有して
いるので、コレクタ電極弓き出し領域とＮ型埋込層間の
距離が小さくなりコレクタ抵抗を小さくできる。又、メ
モリセル部では、ゲート電極９−２のパターニングの際
に第２のＮ型不純物領域１７−１はダメージや汚染を受
けるのは従来通りであるか、第２のＮ型不純物領域１７
−１は第１のＮ型不純物領域１６−１で囲まれているの
で、漏れ電流を防止し得る。
なお、本発明の製造方法としては上述のものに限らない
。
。
次に本発明半導体装置の製造方法の他の例について説明
する。
する。
まず、第２図（ａ）に示すように、先の製造方法の例と
同様にＰ型半導体基体１に、Ｎ型埋込層２、Ｐ型埋込層
３．Ｎ型エピタキシャル層４．Ｐ型ウェル５．Ｐ型不純
物領域６．ＬＯＣＯ３酸化膜７．ゲート酸化膜８を形成
する。しかる後に厚さ３０〜５０ｎｍの多結晶シリコン
膜１８を積層し、フォトレジスト膜をマスクとしてメモ
リセルのノード領域およびバイポーラトランジスタのコ
レクタ電極引き出し領域を形成するため多結晶シリコン
膜］８を選択的に除去した後にリンをイオン注入法を用
いて加速エネルギー１００ｋｅＶドーズ量］、 Ｘ １
０１５／ ｃｍ”程度導入し、第１のＮ型不純物領域１
６−１．１６−２を形成する。しかる後に第１のＮ型不
純物領域１．６−１．．１６２上のゲート酸化ｐＡ８を
除去する。
同様にＰ型半導体基体１に、Ｎ型埋込層２、Ｐ型埋込層
３．Ｎ型エピタキシャル層４．Ｐ型ウェル５．Ｐ型不純
物領域６．ＬＯＣＯ３酸化膜７．ゲート酸化膜８を形成
する。しかる後に厚さ３０〜５０ｎｍの多結晶シリコン
膜１８を積層し、フォトレジスト膜をマスクとしてメモ
リセルのノード領域およびバイポーラトランジスタのコ
レクタ電極引き出し領域を形成するため多結晶シリコン
膜］８を選択的に除去した後にリンをイオン注入法を用
いて加速エネルギー１００ｋｅＶドーズ量］、 Ｘ １
０１５／ ｃｍ”程度導入し、第１のＮ型不純物領域１
６−１．１６−２を形成する。しかる後に第１のＮ型不
純物領域１．６−１．．１６２上のゲート酸化ｐＡ８を
除去する。
次に第２図（ｂ）に示したように厚さ３００〜４００ｎ
ｍの多結晶シリコン膜の積層、リン拡散、パターニング
を行ないゲート電極９−１．９２とコレクタ電極１０を
形成する。このとき先の測量様にメモリセルのノード部
分とバイポーラトランジスタのコレクタ電極引き出し領
域には第２のＮ型不純物領域１７−１．１７−２が形成
される。本例ではゲート酸化膜８形成直後に多結晶シリ
コン膜１８を設けているためフオトレジス１へ膜を用い
た第１のＮ型不純物領域１．６−１．、］、６２の形成
に際してゲート酸化膜８か直接フォトレジスト膜に接触
することが防止できる。このため汚染等によるゲート酸
化膜の電気的耐圧の劣化を防止できる。また本例でもメ
モリセルのノート部分の漏れ電流低減およびバイポーラ
１〜ランジスタのコレクタ抵抗減少は達成できる。
ｍの多結晶シリコン膜の積層、リン拡散、パターニング
を行ないゲート電極９−１．９２とコレクタ電極１０を
形成する。このとき先の測量様にメモリセルのノード部
分とバイポーラトランジスタのコレクタ電極引き出し領
域には第２のＮ型不純物領域１７−１．１７−２が形成
される。本例ではゲート酸化膜８形成直後に多結晶シリ
コン膜１８を設けているためフオトレジス１へ膜を用い
た第１のＮ型不純物領域１．６−１．、］、６２の形成
に際してゲート酸化膜８か直接フォトレジスト膜に接触
することが防止できる。このため汚染等によるゲート酸
化膜の電気的耐圧の劣化を防止できる。また本例でもメ
モリセルのノート部分の漏れ電流低減およびバイポーラ
１〜ランジスタのコレクタ抵抗減少は達成できる。
以上説明したように本発明はメモリセル部のノード領域
とバイポーラトランジスタのコレクタ電極引き出し領域
として多結晶シリコン膜を介して形成した浅い第２の一
導電型不純物領域をイオン注入法により形成した深い第
１の一導電型不純物領域に設けたことにより、メモリセ
ルのノード部分での漏れ電流を低減しそれに加えて、バ
イポーラトランジスタのコレクタ抵抗を減らして信号伝
達遅延時間を改善できるという効果を有する。
とバイポーラトランジスタのコレクタ電極引き出し領域
として多結晶シリコン膜を介して形成した浅い第２の一
導電型不純物領域をイオン注入法により形成した深い第
１の一導電型不純物領域に設けたことにより、メモリセ
ルのノード部分での漏れ電流を低減しそれに加えて、バ
イポーラトランジスタのコレクタ抵抗を減らして信号伝
達遅延時間を改善できるという効果を有する。
第１図（ａ）、（＋））および（Ｃ）は本発明の一実施
例をその製造方法に沿って説明するための工程順断面図
、第２図（ａ）、（ｂ）は本発明の製造方法の他の例を
説明するための工程順断面図、第３図（ａ）、（ｂ）は
従来例をその製造方法に沿って説明するための断面図で
ある。 １・・Ｐ型半導体基体、７・・Ｌ ＯＣＯＳ酸化膜、８
・・ゲート酸化膜、９−１．．９−２・・ゲート電極、
］０・・・コレクタ電極、１１・・・Ｎ型不純物領域、
１．６ ］、、 １６ ２・・・第１のＮ型不純物ａ
Ｑ域、１７−１．．１．７−２・・・第２のＮ型不純物
領域、］８・・・多結晶シリコン膜。
例をその製造方法に沿って説明するための工程順断面図
、第２図（ａ）、（ｂ）は本発明の製造方法の他の例を
説明するための工程順断面図、第３図（ａ）、（ｂ）は
従来例をその製造方法に沿って説明するための断面図で
ある。 １・・Ｐ型半導体基体、７・・Ｌ ＯＣＯＳ酸化膜、８
・・ゲート酸化膜、９−１．．９−２・・ゲート電極、
］０・・・コレクタ電極、１１・・・Ｎ型不純物領域、
１．６ ］、、 １６ ２・・・第１のＮ型不純物ａ
Ｑ域、１７−１．．１．７−２・・・第２のＮ型不純物
領域、］８・・・多結晶シリコン膜。
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳ型メモリセルとバイポーラトランジスタとを
同一半導体基板上に形成した半導体装置において、前記
ＭＯＳ型メモリセルのノード領域および前記バイポーラ
トランジスタのコレクタ電極引き出し領域は、それぞれ
前記半導体基板に選択的に形成された第１の一導電型不
純物領域と、前記第１の一導電型不純物領域にそれぞれ
形成された第２の一導電型不純物領域とからなり、前記
第２の一導電型不純物領域と接触する多結晶シリコン膜
を有することを特徴とする半導体装置。 ２、ＭＯＳ型メモリセルはｎＭＯＳトランジスタを含む
フリップフロップであり、バイポーラトランジスタはＮ
ＰＮトランジスタであり、一導電型不純物領域はＮ型不
純物領域である請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276089A JP3067192B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2276089A JP3067192B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04151864A true JPH04151864A (ja) | 1992-05-25 |
| JP3067192B2 JP3067192B2 (ja) | 2000-07-17 |
Family
ID=17564652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2276089A Expired - Lifetime JP3067192B2 (ja) | 1990-10-15 | 1990-10-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067192B2 (ja) |
-
1990
- 1990-10-15 JP JP2276089A patent/JP3067192B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3067192B2 (ja) | 2000-07-17 |
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