JPH0794684A - バイポーラ型メモリセル及びこれを用いた半導体記憶装置 - Google Patents
バイポーラ型メモリセル及びこれを用いた半導体記憶装置Info
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- JPH0794684A JPH0794684A JP5233886A JP23388693A JPH0794684A JP H0794684 A JPH0794684 A JP H0794684A JP 5233886 A JP5233886 A JP 5233886A JP 23388693 A JP23388693 A JP 23388693A JP H0794684 A JPH0794684 A JP H0794684A
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Abstract
(57)【要約】
【目的】ソフトエラー率を低減する。
【構成】ＮＰＮ型トランジスタ１のコレクタが可変ピン
チ抵抗１２を介してワード線ＷＬに接続され、ＮＰＮ型
トランジスタ４のコレクタが可変ピンチ抵抗１５を介し
てワード線ＷＬに接続されている。可変ピンチ抵抗１２
は、ＮＰＮ型トランジスタ４のコレクタに接続された制
御入力端を有し、ＮＰＮ型トランジスタ１のコレクタの
コレクタ側一端よりも制御入力端の方が電位が低いと
き、該一端よりも制御入力端の方が電位が高いときより
も抵抗値が低くなる。可変ピンチ抵抗１５は、ＮＰＮ型
トランジスタ１のコレクタに接続された制御入力端を有
し、ＮＰＮ型トランジスタ４のコレクタ側一端よりも制
御入力端の方が電位が低いとき、該一端よりも制御入力
端の方が電位が高いときよりも抵抗値が低くなる。
チ抵抗１２を介してワード線ＷＬに接続され、ＮＰＮ型
トランジスタ４のコレクタが可変ピンチ抵抗１５を介し
てワード線ＷＬに接続されている。可変ピンチ抵抗１２
は、ＮＰＮ型トランジスタ４のコレクタに接続された制
御入力端を有し、ＮＰＮ型トランジスタ１のコレクタの
コレクタ側一端よりも制御入力端の方が電位が低いと
き、該一端よりも制御入力端の方が電位が高いときより
も抵抗値が低くなる。可変ピンチ抵抗１５は、ＮＰＮ型
トランジスタ１のコレクタに接続された制御入力端を有
し、ＮＰＮ型トランジスタ４のコレクタ側一端よりも制
御入力端の方が電位が低いとき、該一端よりも制御入力
端の方が電位が高いときよりも抵抗値が低くなる。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラ型メモリセ
ル及びこれを用いた半導体記憶装置に関する。
ル及びこれを用いた半導体記憶装置に関する。
【０００２】
【従来の技術】ＳＲＡＭは、リフレッシュ動作がいら
ず、動作タイミングが容易なため、その需要は急速に広
まっている。図３は、高速アクセス可能な従来のＳＲＡ
Ｍのバイポーラ型メモリセルＭＣ１を示す。このメモリ
セルＭＣ１は、ＮＰＮ型トランジスタ１のコレクタがポ
リシリコン抵抗２を介してワード線ＷＬに接続され、ポ
リシリコン抵抗２にショットキーバリアダイオード３が
そのアノードをワード線ＷＬ側にして並列接続され、２
つのエミッタの一方がビット線ＢＬに接続されている。
同様に、ＮＰＮ型トランジスタ４のコレクタがポリシリ
コン抵抗５を介してワード線ＷＬに接続され、ポリシリ
コン抵抗５にショットキーバリアダイオード６がそのア
ノードをワード線ＷＬ側にして並列接続され、２つのエ
ミッタの一方がビット線ＢＬに接続されている。
ず、動作タイミングが容易なため、その需要は急速に広
まっている。図３は、高速アクセス可能な従来のＳＲＡ
Ｍのバイポーラ型メモリセルＭＣ１を示す。このメモリ
セルＭＣ１は、ＮＰＮ型トランジスタ１のコレクタがポ
リシリコン抵抗２を介してワード線ＷＬに接続され、ポ
リシリコン抵抗２にショットキーバリアダイオード３が
そのアノードをワード線ＷＬ側にして並列接続され、２
つのエミッタの一方がビット線ＢＬに接続されている。
同様に、ＮＰＮ型トランジスタ４のコレクタがポリシリ
コン抵抗５を介してワード線ＷＬに接続され、ポリシリ
コン抵抗５にショットキーバリアダイオード６がそのア
ノードをワード線ＷＬ側にして並列接続され、２つのエ
ミッタの一方がビット線ＢＬに接続されている。
【０００３】ＮＰＮ型トランジスタ１とＮＰＮ型トラン
ジスタ４の他方のエミッタは共に電流源７の電流入力端
に接続され、電流源７の電流出力端がグランド線に接続
されている。ショットキーバリアダイオード３は、ＮＰ
Ｎ型トランジスタ１がオンのときにポリシリコン抵抗２
の端子間電圧がダイオードの順方向電圧ＶＦを越えない
ようにしてポリシリコン抵抗２に流れる電流を制限し、
ＮＰＮ型トランジスタ１が飽和状態になるのを防止する
ためのものであり、ショットキーバリアダイオード６に
ついても同様である。順方向電圧ＶＦは、例えば０．４
Ｖである。
ジスタ４の他方のエミッタは共に電流源７の電流入力端
に接続され、電流源７の電流出力端がグランド線に接続
されている。ショットキーバリアダイオード３は、ＮＰ
Ｎ型トランジスタ１がオンのときにポリシリコン抵抗２
の端子間電圧がダイオードの順方向電圧ＶＦを越えない
ようにしてポリシリコン抵抗２に流れる電流を制限し、
ＮＰＮ型トランジスタ１が飽和状態になるのを防止する
ためのものであり、ショットキーバリアダイオード６に
ついても同様である。順方向電圧ＶＦは、例えば０．４
Ｖである。
【０００４】上記構成において、例えばＮＰＮ型トラン
ジスタ１がオンのとき、そのコレクタ電位が低下してＮ
ＰＮ型トランジスタ４がオフとなり、ＮＰＮ型トランジ
スタ４のコレクタ電位が高レベルとなってＮＰＮ型トラ
ンジスタ１のベースにフィードバックされ、この状態が
保持される。図４は、ＮＰＮ型トランジスタ１の縦断面
を示す。図中、２０はｐ型基板であり、２１はｎ+ 型埋
め込み拡散層であり、２２はｎ型エピタキシャル層であ
り、２３はｐ型拡散層であり、２４及び２５はｎ型拡散
層であり、２６は分離酸化膜である。ｐ型拡散層２３、
ｎ型拡散層２４及び２５にはそれぞれ、ベース電極Ｂ、
エミッタ電極Ｅ１及びＥ２が接合されている。
ジスタ１がオンのとき、そのコレクタ電位が低下してＮ
ＰＮ型トランジスタ４がオフとなり、ＮＰＮ型トランジ
スタ４のコレクタ電位が高レベルとなってＮＰＮ型トラ
ンジスタ１のベースにフィードバックされ、この状態が
保持される。図４は、ＮＰＮ型トランジスタ１の縦断面
を示す。図中、２０はｐ型基板であり、２１はｎ+ 型埋
め込み拡散層であり、２２はｎ型エピタキシャル層であ
り、２３はｐ型拡散層であり、２４及び２５はｎ型拡散
層であり、２６は分離酸化膜である。ｐ型拡散層２３、
ｎ型拡散層２４及び２５にはそれぞれ、ベース電極Ｂ、
エミッタ電極Ｅ１及びＥ２が接合されている。
【０００５】
【発明が解決しようとする課題】ＮＰＮ型トランジスタ
１がオフのときに、α粒子が進入してｐ型基板内に電子
とホールが対生成され、この電子がｎ型エピタキシャル
層２２に流れ込むと、コレクタ電極Ｃから図３中のポリ
シリコン抵抗２へ流れて、ポリシリコン抵抗２の端子間
電圧が低下し、これによりＮＰＮ型トランジスタ４のベ
ース電位が低下してＮＰＮ型トランジスタ４がオフにな
り、ＮＰＮ型トランジスタ４のコレクタ電位が上昇して
ＮＰＮ型トランジスタ１のベース電位が上昇し、ＮＰＮ
型トランジスタ１がオンになる。
１がオフのときに、α粒子が進入してｐ型基板内に電子
とホールが対生成され、この電子がｎ型エピタキシャル
層２２に流れ込むと、コレクタ電極Ｃから図３中のポリ
シリコン抵抗２へ流れて、ポリシリコン抵抗２の端子間
電圧が低下し、これによりＮＰＮ型トランジスタ４のベ
ース電位が低下してＮＰＮ型トランジスタ４がオフにな
り、ＮＰＮ型トランジスタ４のコレクタ電位が上昇して
ＮＰＮ型トランジスタ１のベース電位が上昇し、ＮＰＮ
型トランジスタ１がオンになる。
【０００６】このようなソフトエラーは、近年のバイポ
ーラ型メモリセルの大容量化、低電圧化に伴って信号エ
ネルギーが小さくなることにより、発生し易くなってい
る。本発明の目的は、このような問題点に鑑み、ソフト
エラー率を低減することができるバイポーラ型メモリセ
ル及びこれを用いた半導体記憶装置を提供することにあ
る。
ーラ型メモリセルの大容量化、低電圧化に伴って信号エ
ネルギーが小さくなることにより、発生し易くなってい
る。本発明の目的は、このような問題点に鑑み、ソフト
エラー率を低減することができるバイポーラ型メモリセ
ル及びこれを用いた半導体記憶装置を提供することにあ
る。
【０００７】
【課題を解決するための手段及びその作用】本発明に係
るバイポーラ型メモリセルを、実施例図中の対応する構
成要素の符号を引用して説明する。本発明では、例えば
図１に示す如く、一端がワード線ＷＬに接続された第１
抵抗１２と、コレクタが第１抵抗１２の他端に接続さ
れ、第１エミッタが第１ビット線ＢＬに接続された第１
ＮＰＮ型トランジスタ１と、一端がワード線ＷＬに接続
された第２抵抗１５と、コレクタが第２抵抗１５の他端
及び該第１ＮＰＮトランジスタのベースに接続され、第
１エミッタが第２ビット線＊ＢＬに接続され、ベースが
該第１ＮＰＮトランジスタのコレクタに接続された第２
ＮＰＮ型トランジスタ４と、電流入力端が該第１ＮＰＮ
トランジスタの第２エミッタ及び該第２ＮＰＮトランジ
スタの第２エミッタに接続され、電流出力端が低電位側
電源配線に接続された電流源７と、を有するバイポーラ
型メモリセルにおいて、第１抵抗１２は、第２ＮＰＮ型
トランジスタ４の該コレクタに接続された制御入力端を
有し、第１抵抗１２の該他端よりも第１抵抗１２の該制
御入力端の方が電位が低いとき、第１抵抗１２の該他端
よりも第１抵抗１２の該制御入力端の方が電位が高いと
きよりも抵抗値が低くなる可変抵抗であり、第２抵抗１
５は、第１ＮＰＮ型トランジスタ１の該コレクタに接続
された制御入力端を有し、第２抵抗１５の該他端よりも
第２抵抗１５の該制御入力端の方が電位が低いとき、第
２抵抗１５の該他端よりも第２抵抗１５の該制御入力端
の方が電位が高いときよりも抵抗値が低くなる可変抵抗
である、。
るバイポーラ型メモリセルを、実施例図中の対応する構
成要素の符号を引用して説明する。本発明では、例えば
図１に示す如く、一端がワード線ＷＬに接続された第１
抵抗１２と、コレクタが第１抵抗１２の他端に接続さ
れ、第１エミッタが第１ビット線ＢＬに接続された第１
ＮＰＮ型トランジスタ１と、一端がワード線ＷＬに接続
された第２抵抗１５と、コレクタが第２抵抗１５の他端
及び該第１ＮＰＮトランジスタのベースに接続され、第
１エミッタが第２ビット線＊ＢＬに接続され、ベースが
該第１ＮＰＮトランジスタのコレクタに接続された第２
ＮＰＮ型トランジスタ４と、電流入力端が該第１ＮＰＮ
トランジスタの第２エミッタ及び該第２ＮＰＮトランジ
スタの第２エミッタに接続され、電流出力端が低電位側
電源配線に接続された電流源７と、を有するバイポーラ
型メモリセルにおいて、第１抵抗１２は、第２ＮＰＮ型
トランジスタ４の該コレクタに接続された制御入力端を
有し、第１抵抗１２の該他端よりも第１抵抗１２の該制
御入力端の方が電位が低いとき、第１抵抗１２の該他端
よりも第１抵抗１２の該制御入力端の方が電位が高いと
きよりも抵抗値が低くなる可変抵抗であり、第２抵抗１
５は、第１ＮＰＮ型トランジスタ１の該コレクタに接続
された制御入力端を有し、第２抵抗１５の該他端よりも
第２抵抗１５の該制御入力端の方が電位が低いとき、第
２抵抗１５の該他端よりも第２抵抗１５の該制御入力端
の方が電位が高いときよりも抵抗値が低くなる可変抵抗
である、。
【０００８】例えば、第１ＮＰＮ型トランジスタ１がオ
フ、第２ＮＰＮ型トランジスタ２がオンになっていると
する。このとき、第１ＮＰＮ型トランジスタ１のコレク
タ及び第２ＮＰＮ型トランジスタ４のベースが共に高電
位となり、第２ＮＰＮ型トランジスタ４のコレクタ及び
第１ＮＰＮ型トランジスタ１のベースが共に低電位とな
って、安定している。
フ、第２ＮＰＮ型トランジスタ２がオンになっていると
する。このとき、第１ＮＰＮ型トランジスタ１のコレク
タ及び第２ＮＰＮ型トランジスタ４のベースが共に高電
位となり、第２ＮＰＮ型トランジスタ４のコレクタ及び
第１ＮＰＮ型トランジスタ１のベースが共に低電位とな
って、安定している。
【０００９】この状態で、図４に示す如くα粒子が第１
ＮＰＮ型トランジスタ１に入射すると、ｐ型基板２０内
で電子とホールが対生成されて電子がｎ型領域２２に流
れ込み、第１抵抗１２に電流が流れて、第１ＮＰＮ型ト
ランジスタ１のコレクタ電位が低下する。しかし、第１
抵抗１２が低抵抗となっているので、この電流が第１抵
抗１２を流れることによる電圧降下は従来よりも小さ
く、したがって、第２ＮＰＮ型トランジスタ４のベース
電位の低下が従来よりも小さくなり、ソフトエラーの発
生が抑えられ、ソフトエラー率を低減することができ
る。
ＮＰＮ型トランジスタ１に入射すると、ｐ型基板２０内
で電子とホールが対生成されて電子がｎ型領域２２に流
れ込み、第１抵抗１２に電流が流れて、第１ＮＰＮ型ト
ランジスタ１のコレクタ電位が低下する。しかし、第１
抵抗１２が低抵抗となっているので、この電流が第１抵
抗１２を流れることによる電圧降下は従来よりも小さ
く、したがって、第２ＮＰＮ型トランジスタ４のベース
電位の低下が従来よりも小さくなり、ソフトエラーの発
生が抑えられ、ソフトエラー率を低減することができ
る。
【００１０】本発明の第１態様では、第１抵抗１２及び
第２抵抗１５はいずれも、例えば図２に示す如く、一端
及び他端の間がｐ型チャンネル３３であり、上記制御入
力端がｎ型領域３４に接続され、ｎ型領域３４がｐ型チ
ャンネル３３とｐｎ接合を形成しており、該ｐｎ接合の
空乏層が広くなることによりｐ型チャンネル３３が狭く
なって抵抗が小さくなる可変ピンチ抵抗である。
第２抵抗１５はいずれも、例えば図２に示す如く、一端
及び他端の間がｐ型チャンネル３３であり、上記制御入
力端がｎ型領域３４に接続され、ｎ型領域３４がｐ型チ
ャンネル３３とｐｎ接合を形成しており、該ｐｎ接合の
空乏層が広くなることによりｐ型チャンネル３３が狭く
なって抵抗が小さくなる可変ピンチ抵抗である。
【００１１】本発明の第２態様では、例えば図１に示す
如く、アノードが第１抵抗１２の一端に接続され、カソ
ードが第１抵抗１２の他端に接続された第１ダイオード
３と、アノードが第２抵抗１５の一端に接続され、カソ
ードが第２抵抗１５の他端に接続された第２ダイオード
６と、を有する。本発明の第２態様では、第１ダイオー
ド３及び第２ダイオード６はいずれもショットキーバリ
アダイオードである。
如く、アノードが第１抵抗１２の一端に接続され、カソ
ードが第１抵抗１２の他端に接続された第１ダイオード
３と、アノードが第２抵抗１５の一端に接続され、カソ
ードが第２抵抗１５の他端に接続された第２ダイオード
６と、を有する。本発明の第２態様では、第１ダイオー
ド３及び第２ダイオード６はいずれもショットキーバリ
アダイオードである。
【００１２】本発明の第３態様は、上記いずれかのバイ
ポーラ型メモリセルが格子状に配列されたメモリセルア
レイを有する半導体記憶装置である。
ポーラ型メモリセルが格子状に配列されたメモリセルア
レイを有する半導体記憶装置である。
【００１３】
【実施例】以下、図面に基づいて本発明の実施例を説明
する。図１は、バイポーラ型メモリセルＭＣを示す。図
３と同一構成要素には、同一符号を付してその説明を省
略する。このバイポーラ型メモリセルＭＣでは、図３に
示すポリシリコン抵抗２及び５の代わりにそれぞれ、可
変ピンチ抵抗１２及び１５を用いている。そして、可変
ピンチ抵抗１２の制御入力端をＮＰＮ型トランジスタ４
のコレクタに接続し、可変ピンチ抵抗１５の制御入力端
をＮＰＮ型トランジスタ１のコレクタに接続している。
他の点は、図３と同一構成である。
する。図１は、バイポーラ型メモリセルＭＣを示す。図
３と同一構成要素には、同一符号を付してその説明を省
略する。このバイポーラ型メモリセルＭＣでは、図３に
示すポリシリコン抵抗２及び５の代わりにそれぞれ、可
変ピンチ抵抗１２及び１５を用いている。そして、可変
ピンチ抵抗１２の制御入力端をＮＰＮ型トランジスタ４
のコレクタに接続し、可変ピンチ抵抗１５の制御入力端
をＮＰＮ型トランジスタ１のコレクタに接続している。
他の点は、図３と同一構成である。
【００１４】図２は、可変ピンチ抵抗１２の断面を示
す。２０はｐ- 型基板であり、３１はｎ+ 型埋め込み拡
散層であり、３２はｎ型エピタキシャル層であり、３３
はｐ型拡散層であり、３４はｎ型拡散層であり、３６は
分離酸化膜である。これらｎ+型埋め込み拡散層３１、
ｎ型エピタキシャル層３２及びｐ型拡散層３３は、図４
に示すｎ+ 型埋め込み拡散層２１、ｎ型エピタキシャル
層２２及びｐ型拡散層２３と同一工程で形成され、ｎ型
拡散層３４は、図４に示すｎ型拡散層２４及び２５と同
一工程で形成される。ｐ型拡散層３３の一端部及び他端
部にはそれぞれターミナル電極Ｐ及びＱが接合され、ｎ
型拡散層３４には制御電極Ｓが接合されている。ｐ型拡
散層３３のターミナル電極Ｐ及びＱとの接合部付近はｐ
＋型となっており、ｎ型拡散層３４の制御電極Ｓとの接
合部付近はｎ+ 型となっている。
す。２０はｐ- 型基板であり、３１はｎ+ 型埋め込み拡
散層であり、３２はｎ型エピタキシャル層であり、３３
はｐ型拡散層であり、３４はｎ型拡散層であり、３６は
分離酸化膜である。これらｎ+型埋め込み拡散層３１、
ｎ型エピタキシャル層３２及びｐ型拡散層３３は、図４
に示すｎ+ 型埋め込み拡散層２１、ｎ型エピタキシャル
層２２及びｐ型拡散層２３と同一工程で形成され、ｎ型
拡散層３４は、図４に示すｎ型拡散層２４及び２５と同
一工程で形成される。ｐ型拡散層３３の一端部及び他端
部にはそれぞれターミナル電極Ｐ及びＱが接合され、ｎ
型拡散層３４には制御電極Ｓが接合されている。ｐ型拡
散層３３のターミナル電極Ｐ及びＱとの接合部付近はｐ
＋型となっており、ｎ型拡散層３４の制御電極Ｓとの接
合部付近はｎ+ 型となっている。
【００１５】次に、上記の如く構成された本実施例の動
作を説明する。ＮＰＮ型トランジスタ１がオフになって
いるとする。このとき、ＮＰＮ型トランジスタ１のコレ
クタが高電位となり、ＮＰＮ型トランジスタ４のベース
が高電位となってＮＰＮ型トランジスタ４がオンにな
り、ＮＰＮ型トランジスタ４のコレクタが低電位とな
り、これがＮＰＮ型トランジスタ１のベースにフィード
バックされて、安定状態となる。
作を説明する。ＮＰＮ型トランジスタ１がオフになって
いるとする。このとき、ＮＰＮ型トランジスタ１のコレ
クタが高電位となり、ＮＰＮ型トランジスタ４のベース
が高電位となってＮＰＮ型トランジスタ４がオンにな
り、ＮＰＮ型トランジスタ４のコレクタが低電位とな
り、これがＮＰＮ型トランジスタ１のベースにフィード
バックされて、安定状態となる。
【００１６】このとき、制御電極Ｓは、ターミナル電極
Ｐ及びＱよりも低電位であり、図２において、ｐ型拡散
層とｎ型拡散層のｐｎ接合部に空乏層が形成されないの
で、ターミナル電極Ｐとターミナル電極Ｑとの間は低抵
抗となっている。一方、可変ピンチ抵抗１５はこれと逆
に、可変ピンチ抵抗１２よりも高抵抗となっている。こ
の状態で、図４に示す如くα粒子がＮＰＮ型トランジス
タ１に入射すると、ｐ型基板２０内で電子とホールが対
生成されて電子がｎ型エピタキシャル層３２に流れ込
み、可変ピンチ抵抗１２に電流が流れて、ＮＰＮ型トラ
ンジスタ１のコレクタ電位が低下する。しかし、可変ピ
ンチ抵抗１２が低抵抗となっているので、この電流が可
変ピンチ抵抗１２を流れることによる電圧降下は従来よ
りも小さく、したがって、ＮＰＮ型トランジスタ４のベ
ース電位の低下が従来よりも小さくなり、ソフトエラー
の発生が抑えられる。
Ｐ及びＱよりも低電位であり、図２において、ｐ型拡散
層とｎ型拡散層のｐｎ接合部に空乏層が形成されないの
で、ターミナル電極Ｐとターミナル電極Ｑとの間は低抵
抗となっている。一方、可変ピンチ抵抗１５はこれと逆
に、可変ピンチ抵抗１２よりも高抵抗となっている。こ
の状態で、図４に示す如くα粒子がＮＰＮ型トランジス
タ１に入射すると、ｐ型基板２０内で電子とホールが対
生成されて電子がｎ型エピタキシャル層３２に流れ込
み、可変ピンチ抵抗１２に電流が流れて、ＮＰＮ型トラ
ンジスタ１のコレクタ電位が低下する。しかし、可変ピ
ンチ抵抗１２が低抵抗となっているので、この電流が可
変ピンチ抵抗１２を流れることによる電圧降下は従来よ
りも小さく、したがって、ＮＰＮ型トランジスタ４のベ
ース電位の低下が従来よりも小さくなり、ソフトエラー
の発生が抑えられる。
【００１７】なお、ＮＰＮ型トランジスタ４にα粒子が
入射して可変ピンチ抵抗１５に流れる電流が増加しよう
としても、ショットキーバリアダイオード６により可変
ピンチ抵抗１５の端子間電圧が０．４Ｖ以下にはならな
いので、ＮＰＮ型トランジスタ４が飽和状態となってそ
の動作速度が低下するのが防止される。
入射して可変ピンチ抵抗１５に流れる電流が増加しよう
としても、ショットキーバリアダイオード６により可変
ピンチ抵抗１５の端子間電圧が０．４Ｖ以下にはならな
いので、ＮＰＮ型トランジスタ４が飽和状態となってそ
の動作速度が低下するのが防止される。
【００１８】
【発明の効果】以上説明した如く、本発明に係るバイポ
ーラ型メモリセル及びこれを用いた半導体記憶装置で
は、第１ＮＰＮトランジスタのコレクタに一端が接続さ
れた第１抵抗が、第２ＮＰＮ型トランジスタのコレクタ
に接続された制御入力端を有し、第１抵抗の該一端より
も第１抵抗の制御入力端の方が電位が低いとき、第１抵
抗の該一端よりも第１抵抗の制御入力端の方が電位が高
いときよりも抵抗値が低くなる可変抵抗であり、かつ、
第２ＮＰＮトランジスタのコレクタに一端が接続された
第２抵抗が、第１ＮＰＮ型トランジスタのコレクタに接
続された制御入力端を有し、第２抵抗の該一端よりも第
２抵抗の制御入力端の方が電位が低いとき、第２抵抗の
該一端よりも第２抵抗の制御入力端の方が電位が高いと
きよりも抵抗値が低くなる可変抵抗でありので、オフに
なっている第１ＮＰＮ型トランジスタにα粒子が入射し
て第１抵抗に電流が流れても、第１抵抗の抵抗値が低く
なっているので、第１ＮＰＮ型トランジスタのコレクタ
電位の低下が抑えられ、ソフトエラー率を低減すること
ができるという優れた効果を奏し、半導体記憶装置の信
頼性向上に寄与するところが大きい。
ーラ型メモリセル及びこれを用いた半導体記憶装置で
は、第１ＮＰＮトランジスタのコレクタに一端が接続さ
れた第１抵抗が、第２ＮＰＮ型トランジスタのコレクタ
に接続された制御入力端を有し、第１抵抗の該一端より
も第１抵抗の制御入力端の方が電位が低いとき、第１抵
抗の該一端よりも第１抵抗の制御入力端の方が電位が高
いときよりも抵抗値が低くなる可変抵抗であり、かつ、
第２ＮＰＮトランジスタのコレクタに一端が接続された
第２抵抗が、第１ＮＰＮ型トランジスタのコレクタに接
続された制御入力端を有し、第２抵抗の該一端よりも第
２抵抗の制御入力端の方が電位が低いとき、第２抵抗の
該一端よりも第２抵抗の制御入力端の方が電位が高いと
きよりも抵抗値が低くなる可変抵抗でありので、オフに
なっている第１ＮＰＮ型トランジスタにα粒子が入射し
て第１抵抗に電流が流れても、第１抵抗の抵抗値が低く
なっているので、第１ＮＰＮ型トランジスタのコレクタ
電位の低下が抑えられ、ソフトエラー率を低減すること
ができるという優れた効果を奏し、半導体記憶装置の信
頼性向上に寄与するところが大きい。
【図１】本発明の実施例のパイポーラ型メモリセルの回
路図である。
路図である。
【図２】図１中の可変ピンチ抵抗の縦断面を示す図であ
る。
る。
【図３】従来のバイポーラ型メモリセルの回路図であ
る。
る。
【図４】α粒子によるソフトエラーの発生を説明するた
めの、図３中のＮＰＮ型トランジスタの縦断面を示す図
である。
めの、図３中のＮＰＮ型トランジスタの縦断面を示す図
である。
ＭＣ、ＭＣ１ バイポーラ型メモリセル １、４ ＮＰＮ型トランジスタ ２、５ ポリシリコン抵抗 ３、６ ショットキーバリアダイオード １２、１５ 可変ピンチ抵抗 ２０ ｐ型基板 ２１、３１ ｎ+ 型埋め込み拡散層 ２２、３２ ｎ型エピタキシャル層 ２３、３３ ｐ型拡散層 ２４、２５、３４ ｎ型拡散層 ２６、３６ 分離酸化膜
Claims (5)
- 【請求項１】 一端がワード線（ＷＬ）に接続された第
１抵抗（１２）と、 コレクタが該第１抵抗の他端に接続され、第１エミッタ
が第１ビット線（ＢＬ）に接続された第１ＮＰＮ型トラ
ンジスタ（１）と、 一端が該ワード線に接続された第２抵抗（１５）と、 コレクタが該第２抵抗の他端及び該第１ＮＰＮトランジ
スタのベースに接続され、第１エミッタが第２ビット線
（＊ＢＬ）に接続され、ベースが該第１ＮＰＮトランジ
スタのコレクタに接続された第２ＮＰＮ型トランジスタ
（４）と、 電流入力端が該第１ＮＰＮトランジスタの第２エミッタ
及び該第２ＮＰＮトランジスタの第２エミッタに接続さ
れ、電流出力端が低電位側電源配線に接続された電流源
（７）と、を有するバイポーラ型メモリセルにおいて、 該第１抵抗は、該第２ＮＰＮ型トランジスタの該コレク
タに接続された制御入力端を有し、該第１抵抗の該他端
よりも該第１抵抗の該制御入力端の方が電位が低いと
き、該第１抵抗の該他端よりも該第１抵抗の該制御入力
端の方が電位が高いときよりも抵抗値が低くなる可変抵
抗であり、 該第２抵抗は、該第１ＮＰＮ型トランジスタの該コレク
タに接続された制御入力端を有し、該第２抵抗の該他端
よりも該第２抵抗の該制御入力端の方が電位が低いと
き、該第２抵抗の該他端よりも該第２抵抗の該制御入力
端の方が電位が高いときよりも抵抗値が低くなる可変抵
抗である、 ことを特徴とするバイポーラ型メモリセル。 - 【請求項２】 前記第１抵抗（１２）及び前記第２抵抗
（１５）はいずれも、前記一端及び前記他端の間がｐ型
チャンネル（３３）であり、前記制御入力端がｎ型領域
（３４）に接続され、該ｎ型領域が該ｐ型チャンネルと
ｐｎ接合を形成しており、該ｐｎ接合の空乏層が広くな
ることにより該ｐ型チャンネルが狭くなって抵抗が小さ
くなる可変ピンチ抵抗であることを特徴とする請求項１
記載のバイポーラ型メモリセル。 - 【請求項３】 アノードが前記第１抵抗（１２）の前記
一端に接続され、カソードが該第１抵抗の前記他端に接
続された第１ダイオード（３）と、 アノードが前記第２抵抗（１５）の前記一端に接続さ
れ、カソードが該第２抵抗の前記他端に接続された第２
ダイオード（６）と、 を有することを特徴とする請求項１又は２記載のバイポ
ーラ型メモリセル。 - 【請求項４】 前記第１ダイオード（３）及び前記第２
ダイオード（６）はいずれもショットキーバリアダイオ
ードであることを特徴とする請求項３記載のバイポーラ
型メモリセル。 - 【請求項５】 請求項１乃至４のいずれか１つに記載の
バイポーラ型メモリセルが格子状に配列されたメモリセ
ルアレイを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233886A JPH0794684A (ja) | 1993-09-20 | 1993-09-20 | バイポーラ型メモリセル及びこれを用いた半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233886A JPH0794684A (ja) | 1993-09-20 | 1993-09-20 | バイポーラ型メモリセル及びこれを用いた半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794684A true JPH0794684A (ja) | 1995-04-07 |
Family
ID=16962106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233886A Withdrawn JPH0794684A (ja) | 1993-09-20 | 1993-09-20 | バイポーラ型メモリセル及びこれを用いた半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794684A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101307442B1 (ko) * | 2013-04-12 | 2013-09-12 | 이봉임 | 봉상 소재의 선단 가열방법 및 장치 |
-
1993
- 1993-09-20 JP JP5233886A patent/JPH0794684A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101307442B1 (ko) * | 2013-04-12 | 2013-09-12 | 이봉임 | 봉상 소재의 선단 가열방법 및 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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