JPS59129457A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59129457A JPS59129457A JP58004329A JP432983A JPS59129457A JP S59129457 A JPS59129457 A JP S59129457A JP 58004329 A JP58004329 A JP 58004329A JP 432983 A JP432983 A JP 432983A JP S59129457 A JPS59129457 A JP S59129457A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- resistor
- resistance value
- layer
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 239000012535 impurity Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H01L27/0755—
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置に関する。
一般に、低電力高速論理回路のスイッチインゲスピード
は、論理回路を接続する配線に付随する付加容量によっ
て制約を受ける。第１図は、上記付加容量の論理回路の
スイッチインゲスピードへの影響を説明するための図で
ある。３が配線に付随する付加容量を示す。第１図で電
位ｖＢが低レベルから高レベルへ上がる時、電位Ｖ。が
低レベルから高レベルへ上がるまでには、付加容量３を
充電するだけの有限の時間がかかる。同様に、電位ＶＢ
が高レベルから低レベルへ下がる時にも付加容量Ｃが放
電するだけの有限の時間がかかり、スイッチインゲスピ
ードを遅らせる原因となっている。それ故、高速のスイ
ッチインク動作を行なう論理回路を実現するためには、
配線を短かく、かつ細くするための半導体製造技術の改
善が必要となる。
は、論理回路を接続する配線に付随する付加容量によっ
て制約を受ける。第１図は、上記付加容量の論理回路の
スイッチインゲスピードへの影響を説明するための図で
ある。３が配線に付随する付加容量を示す。第１図で電
位ｖＢが低レベルから高レベルへ上がる時、電位Ｖ。が
低レベルから高レベルへ上がるまでには、付加容量３を
充電するだけの有限の時間がかかる。同様に、電位ＶＢ
が高レベルから低レベルへ下がる時にも付加容量Ｃが放
電するだけの有限の時間がかかり、スイッチインゲスピ
ードを遅らせる原因となっている。それ故、高速のスイ
ッチインク動作を行なう論理回路を実現するためには、
配線を短かく、かつ細くするための半導体製造技術の改
善が必要となる。
本発明は、半導体装置の製法に関、シ、論理回路のスイ
ッチインゲスピードを高速化することを目的とする。
ッチインゲスピードを高速化することを目的とする。
まず、本発明に用いる抵抗装置について説明する。第２
図は、一般にピンチレジスタと呼ばれる半導体抵抗装置
である。１はＰ形の半導体基板でその電位は一般に半導
体装置の最低電位（Ｖゆ）に保たれる。２は半導体基板
１上に成長させたＮ形エピタキシャル層を何らかの方法
（たとえば表面窒化膜形成後の選択酸化法）によって、
半導体装置内の他の素子と絶縁分離したＮ形エピタキシ
ャル層で、その電位は一般に半導体装置の置局電位（Ｖ
ＣＣ）に保たれる。３は、上記２のＮ形エピタキシャル
層内にＰ形不純物を拡散して形成した拡散抵抗である。
図は、一般にピンチレジスタと呼ばれる半導体抵抗装置
である。１はＰ形の半導体基板でその電位は一般に半導
体装置の最低電位（Ｖゆ）に保たれる。２は半導体基板
１上に成長させたＮ形エピタキシャル層を何らかの方法
（たとえば表面窒化膜形成後の選択酸化法）によって、
半導体装置内の他の素子と絶縁分離したＮ形エピタキシ
ャル層で、その電位は一般に半導体装置の置局電位（Ｖ
ＣＣ）に保たれる。３は、上記２のＮ形エピタキシャル
層内にＰ形不純物を拡散して形成した拡散抵抗である。
４は、上記３の拡散抵抗内にさらにＮ形不純物を拡散、
あるいはイオン打ち込み法で形成した層である。５は５
ｉ０２等の絶縁層で６〜８の各電極端子相互の絶縁の役
割を果たす。第２図のピンチレジスタの特徴は電極７に
つながれるＮ形不純物層の電位によって、６・８を両端
電極とする抵抗の抵抗値が制御できることである。
あるいはイオン打ち込み法で形成した層である。５は５
ｉ０２等の絶縁層で６〜８の各電極端子相互の絶縁の役
割を果たす。第２図のピンチレジスタの特徴は電極７に
つながれるＮ形不純物層の電位によって、６・８を両端
電極とする抵抗の抵抗値が制御できることである。
すなわち、Ｎ形不純物領域の電極７（以下この電極を抵
抗値制御端子と呼ぶ）の電位を、抵抗の両端の端子６・
８より高い電位で上下させると、第２図の３・４間のＰ
Ｎ接合の空乏層の拡がりの変化によって、６・８間の抵
抗値が上下することになる。たとえば、電極７の電位を
上げていくと、上記ＰＮ接合の空乏層は拡がり電子が通
り得る抵抗内の有効断面積が減するために、電極６・８
間の抵抗値が上がる。
抗値制御端子と呼ぶ）の電位を、抵抗の両端の端子６・
８より高い電位で上下させると、第２図の３・４間のＰ
Ｎ接合の空乏層の拡がりの変化によって、６・８間の抵
抗値が上下することになる。たとえば、電極７の電位を
上げていくと、上記ＰＮ接合の空乏層は拡がり電子が通
り得る抵抗内の有効断面積が減するために、電極６・８
間の抵抗値が上がる。
本発明は１、上で説明した抵抗装置を第１図の抵抗２と
して用い、第２図の抵抗値制御端子７を第１図のＶＢと
同電位にすることを特徴とする。以下に本発明の詳細な
説明する。
して用い、第２図の抵抗値制御端子７を第１図のＶＢと
同電位にすることを特徴とする。以下に本発明の詳細な
説明する。
（４）電位ＶＢが低レベルから高レベルに上がり、電位
Ｖｏが低レベルから高レベルへ上がるまでには、配線に
付随する付加容量を充電しなければならないが、電位Ｖ
Ｂを第１図の抵抗２の抵抗値制御端子（第２図の端子７
）につないでおくと、電位ＶＢの変化に応じて抵抗値制
御端子が高電位レベルに上がり、相対的に抵抗２の抵抗
値を大きくする。この結果、抵抗２を流れる電流が小さ
くなり、その分上記付加容量への充電が早まり、電位ｖ
ｏの上昇速度も早くなる。
Ｖｏが低レベルから高レベルへ上がるまでには、配線に
付随する付加容量を充電しなければならないが、電位Ｖ
Ｂを第１図の抵抗２の抵抗値制御端子（第２図の端子７
）につないでおくと、電位ＶＢの変化に応じて抵抗値制
御端子が高電位レベルに上がり、相対的に抵抗２の抵抗
値を大きくする。この結果、抵抗２を流れる電流が小さ
くなり、その分上記付加容量への充電が早まり、電位ｖ
ｏの上昇速度も早くなる。
■）電位ＶＢが高レベルから低レベルに下がり、電位ｖ
ｏが高レベルから低レベルへ下がるまでには、配線に付
随する付加容量からの放電が必要となるが、電位ｖＢの
変化に応じて抵抗値制御端子が低レベルに下がることに
よって、相対的に抵抗２の抵抗値が小さくなり、この抵
抗２全通して付加容量の放電が早まり、電位ｖｏの下降
速度も早くなる。
ｏが高レベルから低レベルへ下がるまでには、配線に付
随する付加容量からの放電が必要となるが、電位ｖＢの
変化に応じて抵抗値制御端子が低レベルに下がることに
よって、相対的に抵抗２の抵抗値が小さくなり、この抵
抗２全通して付加容量の放電が早まり、電位ｖｏの下降
速度も早くなる。
匂 第２図の抵抗の構造から明らかなように第２図の３
・４間のＰＮ接合を常に逆バイアス状態にしておく必要
があるが通常高速論理回路では、論理振巾は５００ｍＶ
前後に設定され、この値はエミッタフォロアトランジス
タのペース−エミッタ間電圧（約８００ ）より小さく
さらに、反射等によるＡ、Ｃ，的なノイズをも吸収し得
る大きさであって、第２図の３−４間のＰＮ接合が順方
向バイアスされる心配は全くない。九とえば、上記（Ｂ
）において、電位ｖＢの低レベルが電位ＶｏＯ高レベル
より高いレベルにあることを要求するが、それは第１図
の抵抗２の抵抗値の設定、及び、電位振幅の設定によっ
て可能でおる。また、第２図のＮ形層４の領域を抵抗領
域３の低電位側に偏よらせることによって、３・４間の
ＰＮ接合を常に逆バイアスにするという要求は満たきれ
る。
・４間のＰＮ接合を常に逆バイアス状態にしておく必要
があるが通常高速論理回路では、論理振巾は５００ｍＶ
前後に設定され、この値はエミッタフォロアトランジス
タのペース−エミッタ間電圧（約８００ ）より小さく
さらに、反射等によるＡ、Ｃ，的なノイズをも吸収し得
る大きさであって、第２図の３−４間のＰＮ接合が順方
向バイアスされる心配は全くない。九とえば、上記（Ｂ
）において、電位ｖＢの低レベルが電位ＶｏＯ高レベル
より高いレベルにあることを要求するが、それは第１図
の抵抗２の抵抗値の設定、及び、電位振幅の設定によっ
て可能でおる。また、第２図のＮ形層４の領域を抵抗領
域３の低電位側に偏よらせることによって、３・４間の
ＰＮ接合を常に逆バイアスにするという要求は満たきれ
る。
第３図は、本発明をＥＣＬ（エミッタ結合論理） ５−
回路に適用した例である。上記したように、本発明は、
高速論理回路のスイッチインダスピードに対する配線に
付随する付加容量の影響を低減するのに有効である。
高速論理回路のスイッチインダスピードに対する配線に
付随する付加容量の影響を低減するのに有効である。
第１図はトランジスタのコレクタ接地回路を示す図であ
る。１はＮＰＮ）ランジスタ、２はエミッタ抵抗、３は
配線に付随する付加容量。 第２図は本発明で用いる拡散抵抗の断面図である。１は
Ｐ形基板、２はＮ形エピタキシャル成長層、３はＰ形拡
散抵抗、４はＮ形不純物層、５は絶縁層、６，７．８は
電極端子である。 第３図は本発明をＥＣＬ回路に適用した例を示す図であ
る。１，２が第２図の構造をもつ抵抗である。 ６−
る。１はＮＰＮ）ランジスタ、２はエミッタ抵抗、３は
配線に付随する付加容量。 第２図は本発明で用いる拡散抵抗の断面図である。１は
Ｐ形基板、２はＮ形エピタキシャル成長層、３はＰ形拡
散抵抗、４はＮ形不純物層、５は絶縁層、６，７．８は
電極端子である。 第３図は本発明をＥＣＬ回路に適用した例を示す図であ
る。１，２が第２図の構造をもつ抵抗である。 ６−
Claims (1)
- 一導電形拡散抵抗に逆導電形不純物層を設け、上記拡散
抵抗をトランジスタのエミッタホロアのエミッタ抵抗と
して用い、上記不純物層を上記トランジスタのベースと
同電位にすることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004329A JPS59129457A (ja) | 1983-01-14 | 1983-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004329A JPS59129457A (ja) | 1983-01-14 | 1983-01-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59129457A true JPS59129457A (ja) | 1984-07-25 |
Family
ID=11581402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004329A Pending JPS59129457A (ja) | 1983-01-14 | 1983-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59129457A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174814A (ja) * | 1985-01-30 | 1986-08-06 | Fujitsu Ltd | Ｅｃｌ出力回路 |
| JPS63234628A (ja) * | 1987-03-23 | 1988-09-29 | Nec Corp | Ｅｃｌ論理集積回路 |
-
1983
- 1983-01-14 JP JP58004329A patent/JPS59129457A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61174814A (ja) * | 1985-01-30 | 1986-08-06 | Fujitsu Ltd | Ｅｃｌ出力回路 |
| JPS63234628A (ja) * | 1987-03-23 | 1988-09-29 | Nec Corp | Ｅｃｌ論理集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4076556A (en) | Method for fabrication of improved bipolar injection logic circuit | |
| US3934159A (en) | Semiconductor circuit devices using insulated gate-type field effect elements having protective diodes | |
| KR930004815B1 (ko) | 래치 엎을 방지한 Bi-CMOS 반도체 장치 | |
| US4156246A (en) | Combined ohmic and Schottky output transistors for logic circuit | |
| US4853646A (en) | Temperature compensated bipolar circuits | |
| US4415817A (en) | Bipolar logic gate including circuitry to prevent turn-off and deep saturation of pull-down transistor | |
| US4049975A (en) | Transistor circuits | |
| US5023482A (en) | ISL to TTL translator | |
| US3979766A (en) | Semiconductor device | |
| EP0041363B1 (en) | Schmitt trigger circuit with a hysteresis characteristic | |
| JPS59129457A (ja) | 半導体装置 | |
| US4595942A (en) | Integrated circuit | |
| KR920003011B1 (ko) | 반도체 장치 | |
| US4121116A (en) | Component for logic circuits and logic circuits equipped with this component | |
| JPS6352805B2 (ja) | ||
| JPS5836537B2 (ja) | 雑音抑止回路 | |
| US4042944A (en) | Monostable multivibrator | |
| JP2683302B2 (ja) | 半導体装置 | |
| US3617829A (en) | Radiation-insensitive voltage standard means | |
| JPH01171281A (ja) | 電圧降下制御ダイオード | |
| EP0120529B1 (en) | Integrated logic circuit | |
| US4642486A (en) | Decoder circuit using transistors or diodes of different characteristics | |
| JPH0575029A (ja) | 半導体装置 | |
| KR950005463B1 (ko) | 에미터 커플드 논리 반도체 장치 | |
| JP2671304B2 (ja) | 論理回路 |