JPH03245397A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03245397A JPH03245397A JP2043227A JP4322790A JPH03245397A JP H03245397 A JPH03245397 A JP H03245397A JP 2043227 A JP2043227 A JP 2043227A JP 4322790 A JP4322790 A JP 4322790A JP H03245397 A JPH03245397 A JP H03245397A
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- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 2
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にバイポーラトラン
ジスタを主たる構成要素としているエミッタ結合論理メ
モリを提案するものである。
ジスタを主たる構成要素としているエミッタ結合論理メ
モリを提案するものである。
メモリセル回路は多数知られており、第４図はそのうち
で代表的なショットキーバリアダイオードクランプ型メ
モリセルの回路図である。このメモリセル回路は、ｎｐ
ｎ型マルチエミッタトランジスタである第１．第２のト
ランジスタ４５．４６を交差接続している。トランジス
タ４５ （４６）のコレクタは、高抵抗４Ｈ４３）とシ
ョットキーバリアダイオド４２（４４＞との並列回路か
らなるコレクタ負荷を介して、正側ワード線と接続され
る端子４７と接続されている。トランジスタ４５．４６
の第１のエミッタＥ＋ 、Ｂｌはともに負側ワード線と
接続される端子４８と接続されている。トランジスタ４
５．４６の第２のエミッタＥ２．Ｂ２は、異なるビット
線と接続される端子４９．．５０と各別に接続されてい
る。
で代表的なショットキーバリアダイオードクランプ型メ
モリセルの回路図である。このメモリセル回路は、ｎｐ
ｎ型マルチエミッタトランジスタである第１．第２のト
ランジスタ４５．４６を交差接続している。トランジス
タ４５ （４６）のコレクタは、高抵抗４Ｈ４３）とシ
ョットキーバリアダイオド４２（４４＞との並列回路か
らなるコレクタ負荷を介して、正側ワード線と接続され
る端子４７と接続されている。トランジスタ４５．４６
の第１のエミッタＥ＋ 、Ｂｌはともに負側ワード線と
接続される端子４８と接続されている。トランジスタ４
５．４６の第２のエミッタＥ２．Ｂ２は、異なるビット
線と接続される端子４９．．５０と各別に接続されてい
る。
そしてトランジスタ４５（４６）と、高抵抗４１（４３
）と、ショットキーバリアダイオード４２（４４）とに
よりインバータを構成している。
）と、ショットキーバリアダイオード４２（４４）とに
よりインバータを構成している。
第５図は前記メモリセルのトランジスタ４５側の断面構
造を示す模式図である。５７はｐ型半導体からなる高抵
抗である。５Ｄは高抵抗５７の接続端子であって、接続
抵抗を小さくするため、高抵抗５７より高濃度のｐ型で
形成される。５８はトランジスタ４５のコレクク領域で
あり、ｎ型半導体のエピタキシャル成長により形成され
る。５Ｂはトランジスタ４５のｐ型ベース領域、５９は
コレクタ端子のための内部端子で、高濃度ｎ型で形成さ
れる。５＾はｐ型基板であり、５Ｃ，５Ｃは分離領域で
ある。ショットキーバリアダイオード４２はトランジス
タ４５のコレクク領域５８である低濃度のｎ型領域と白
金のシリサイドとで形成されるため、図中に明示されな
いが、５６がショットキーバリアダイオード４２のアノ
ード端子となる。５５．５２は夫々トランジスタ４５の
コレクタ端子、ベース端子であり、５Ｌ５３はともに工
兆ツタ端子であり、また５４は高抵抗５７の引出口であ
る。
造を示す模式図である。５７はｐ型半導体からなる高抵
抗である。５Ｄは高抵抗５７の接続端子であって、接続
抵抗を小さくするため、高抵抗５７より高濃度のｐ型で
形成される。５８はトランジスタ４５のコレクク領域で
あり、ｎ型半導体のエピタキシャル成長により形成され
る。５Ｂはトランジスタ４５のｐ型ベース領域、５９は
コレクタ端子のための内部端子で、高濃度ｎ型で形成さ
れる。５＾はｐ型基板であり、５Ｃ，５Ｃは分離領域で
ある。ショットキーバリアダイオード４２はトランジス
タ４５のコレクク領域５８である低濃度のｎ型領域と白
金のシリサイドとで形成されるため、図中に明示されな
いが、５６がショットキーバリアダイオード４２のアノ
ード端子となる。５５．５２は夫々トランジスタ４５の
コレクタ端子、ベース端子であり、５Ｌ５３はともに工
兆ツタ端子であり、また５４は高抵抗５７の引出口であ
る。
そしてメモリセルのトランジスタ４６側もトランジスタ
４５側と同様の断面構造となっている。したがって、イ
ンバータを構成しているメモリセルは、トランジスタ４
５側のベース端子５２及びコレクタ端子５５を、トラン
ジスタ４６側のコレクタ端子５５及びヘース端子５２と
各別に図示しないアルごニウムあるいはポリシリコン配
線で接続しており、それによりトランジスタ４５と４６
とが交差接続される。
４５側と同様の断面構造となっている。したがって、イ
ンバータを構成しているメモリセルは、トランジスタ４
５側のベース端子５２及びコレクタ端子５５を、トラン
ジスタ４６側のコレクタ端子５５及びヘース端子５２と
各別に図示しないアルごニウムあるいはポリシリコン配
線で接続しており、それによりトランジスタ４５と４６
とが交差接続される。
次にこのメモリセルの電位と電流との関係を示す直流特
性を第６図により説明する。第６図は、横軸をメモリセ
ルの導通しているＩ−ランジスタの電流を、縦軸を正側
ワード線を基準にしたメモリセルのノード電位としてい
る。
性を第６図により説明する。第６図は、横軸をメモリセ
ルの導通しているＩ−ランジスタの電流を、縦軸を正側
ワード線を基準にしたメモリセルのノード電位としてい
る。
メモリセルの動作状態は、データの保持状態及びデータ
の読出し／書込み状態の２種類がある。
の読出し／書込み状態の２種類がある。
以下にメモリセルに流れる電流が少ないデータ保持状態
及びメモリセルに流れる電流が多いデータの読出し状態
について説明する。いまトランジスタ４５が導通状態、
トランジスタ４６が非導通状態でデータを保持している
とする。つまり、ノードＮｌが低電位、ノートＮ２が高
電位にある。
及びメモリセルに流れる電流が多いデータの読出し状態
について説明する。いまトランジスタ４５が導通状態、
トランジスタ４６が非導通状態でデータを保持している
とする。つまり、ノードＮｌが低電位、ノートＮ２が高
電位にある。
さて、データ保持状態のときは、異なるビン４線と各接
続された端子４９．５０４こは電流が流れず、負側ワー
ド線と接続される端子４８から図示しない定電流源へ保
持電流が供給される。即ち、トランジスタ４５から図示
しない負側ワード線に保持電流が流れる。これに対しデ
ータ読出し状態のときには、トランジスタ４５．４６の
うち、導通しているトランジスタ４５の図示しないビッ
ト線が接続されている端子４９に読出し電流が流れ、図
示しない他のビット線が接続されている端子５０には読
出し電流が流れない。ただし、導通しているトランジス
タのビット線にのみ電流を流すように制御する回路は図
示していない。
続された端子４９．５０４こは電流が流れず、負側ワー
ド線と接続される端子４８から図示しない定電流源へ保
持電流が供給される。即ち、トランジスタ４５から図示
しない負側ワード線に保持電流が流れる。これに対しデ
ータ読出し状態のときには、トランジスタ４５．４６の
うち、導通しているトランジスタ４５の図示しないビッ
ト線が接続されている端子４９に読出し電流が流れ、図
示しない他のビット線が接続されている端子５０には読
出し電流が流れない。ただし、導通しているトランジス
タのビット線にのみ電流を流すように制御する回路は図
示していない。
ところで、実際のメモリには多数のメモリセルがあり、
例えば記憶容量４にビットでは４０９６個、１６にビッ
トでは１６３８４個のメモリセルがあり、保持電流はこ
れらのすべてのメモリセルに流れる。
例えば記憶容量４にビットでは４０９６個、１６にビッ
トでは１６３８４個のメモリセルがあり、保持電流はこ
れらのすべてのメモリセルに流れる。
このような保持電流は消費電力を低減するため可及的に
小さくする必要がある。一方、データの読出し動作を高
速にするためには読出し電流は可及的に大きくする方が
望ましい。したがって読出し電流と保持電流との比を大
きくするようにメモリを設計している。
小さくする必要がある。一方、データの読出し動作を高
速にするためには読出し電流は可及的に大きくする方が
望ましい。したがって読出し電流と保持電流との比を大
きくするようにメモリを設計している。
ところで、データを読出す場合、数個のメモリセルから
同時に読出すことがあり、そのときは読出し電流が増大
するが、それによって消費電力が大幅に増加することは
ない。そのようなことからシヨ、トキーバリアダイオー
ドクランブ型メモリセルでは、データ保持状態及びデー
タ読出し状態に関係なくノードＮｌ、Ｎ２間に所定の電
位差が得られるように、保持電流はコレクタ負荷の高抵
抗４１に、読出し電流はコレクタ負荷のショットキーバ
リアダイオード４２に流している。
同時に読出すことがあり、そのときは読出し電流が増大
するが、それによって消費電力が大幅に増加することは
ない。そのようなことからシヨ、トキーバリアダイオー
ドクランブ型メモリセルでは、データ保持状態及びデー
タ読出し状態に関係なくノードＮｌ、Ｎ２間に所定の電
位差が得られるように、保持電流はコレクタ負荷の高抵
抗４１に、読出し電流はコレクタ負荷のショットキーバ
リアダイオード４２に流している。
それにより、メモリセルのノード電位及び電流は、第６
図に示す如く変化することになる。
図に示す如く変化することになる。
第６図においてＨ点はデータ保持状態でのノードＮ１の
電位を、Ｒ点はデータ読出し状態でのノードＮ２の電位
を示している。４にビットの場合には、保持電流は１０
μＡ程度であり、読出し電流は０．５ｍＡ程度である。
電位を、Ｒ点はデータ読出し状態でのノードＮ２の電位
を示している。４にビットの場合には、保持電流は１０
μＡ程度であり、読出し電流は０．５ｍＡ程度である。
そしてデータ保持状態ではノードＮｌ。
Ｎ２間の電位差は約０，６Ｖに、データ読出し状態では
約ＩＶになる。ここでデータ読出し状態のとき、高電位
側のノードＮ２の電位が約０．２■低下しているが、こ
れは導通しているトランジスタ４５の電流利得をβ、読
出し電流の大きさをＩＲとした場合にそのトランジスタ
４５のベース電流はＩＲ／βとなり、そのベース電流が
、導通していないトランジスタ４６のコレクタと接続し
ている高抵抗４３を介して流れるためである。したがっ
て、β−１００、ＩＲ＝０．５ｍＡとすると、約５μへ
の電流が、導通していないトランジスタ４６のコレクタ
負荷たる高抵抗４３を介して流れることによって高電位
側のノードＮ２の電位が約０．２Ｖ程度低下する。
約ＩＶになる。ここでデータ読出し状態のとき、高電位
側のノードＮ２の電位が約０．２■低下しているが、こ
れは導通しているトランジスタ４５の電流利得をβ、読
出し電流の大きさをＩＲとした場合にそのトランジスタ
４５のベース電流はＩＲ／βとなり、そのベース電流が
、導通していないトランジスタ４６のコレクタと接続し
ている高抵抗４３を介して流れるためである。したがっ
て、β−１００、ＩＲ＝０．５ｍＡとすると、約５μへ
の電流が、導通していないトランジスタ４６のコレクタ
負荷たる高抵抗４３を介して流れることによって高電位
側のノードＮ２の電位が約０．２Ｖ程度低下する。
前述したように、読出し電流と保持電流との比は可及的
に大きい方が望ましいが、従来のメモリセルでは導通し
ているトランジスタのベース電流が導通していないトラ
ンジスタのコレクタ負荷に流れるため、続出し電流と保
持電流との比が過大になると、高電位側のノード電位が
大幅に低下して、ノードＮｌ、Ｎ２に所定の電位差（約
０．６ｖ以上）が得られない。そのためショットキーバ
リアダイオードクランプ型メモリセルでは、読出し電流
と保持電流との比は約５０が限界である。また記憶容量
が増大するにしたがい消費電力を抑制するために保持電
流をより小さくする必要があるから、従来のメモリセル
は記憶容量の増加にともなってブタの読出し速度が遅く
なり、換言すれば同一記憶容量では所定値以上に速い読
出しが出来ないという問題がある。
に大きい方が望ましいが、従来のメモリセルでは導通し
ているトランジスタのベース電流が導通していないトラ
ンジスタのコレクタ負荷に流れるため、続出し電流と保
持電流との比が過大になると、高電位側のノード電位が
大幅に低下して、ノードＮｌ、Ｎ２に所定の電位差（約
０．６ｖ以上）が得られない。そのためショットキーバ
リアダイオードクランプ型メモリセルでは、読出し電流
と保持電流との比は約５０が限界である。また記憶容量
が増大するにしたがい消費電力を抑制するために保持電
流をより小さくする必要があるから、従来のメモリセル
は記憶容量の増加にともなってブタの読出し速度が遅く
なり、換言すれば同一記憶容量では所定値以上に速い読
出しが出来ないという問題がある。
本発明は斯かる問題に鑑み、メモリサイズが大きくなっ
てもデータの読出し電流と保持電流との比を従来のメモ
リセルよりも大きくできる半導体記憶装置を提供するこ
とを目的とする。
てもデータの読出し電流と保持電流との比を従来のメモ
リセルよりも大きくできる半導体記憶装置を提供するこ
とを目的とする。
本発明に係る半導体記憶装置は、交差接続した第１及び
第２のマルチエミッタトランジスタの各コレクタと接続
してある高抵抗の夫々に、並列接続したＭＯＳトランジ
スタを備える。
第２のマルチエミッタトランジスタの各コレクタと接続
してある高抵抗の夫々に、並列接続したＭＯＳトランジ
スタを備える。
交差接続している第１及び第２のマルチェくツタトラン
ジスタのコレクタ間の電位差によりデータを記憶する。
ジスタのコレクタ間の電位差によりデータを記憶する。
データを保持する場合第１又は第２のマルチエミッタ１
−ランジスタを導通させる。
−ランジスタを導通させる。
データを読出す場合、第１ （第２）のマルチェくツタ
トランジスタ及び第２ （第１）のマルチエミッタトラ
ンジスタ側のＭＯＳトランジスタを導通させる。
トランジスタ及び第２ （第１）のマルチエミッタトラ
ンジスタ側のＭＯＳトランジスタを導通させる。
これにより、データ読出し時の電流を増大させても、第
１及び第２のマルチエミッタトランジスタのコレクタ間
の電位差が低下せず、データの読出し電流と保持電流と
の比を大きくできる。
１及び第２のマルチエミッタトランジスタのコレクタ間
の電位差が低下せず、データの読出し電流と保持電流と
の比を大きくできる。
以下本発明をその実施例を示す図面によって詳述する。
第１図は本発明に係る半導体記憶装置であるメモリセル
の回路図である。夫々がｎｐｎ型マルチェＱ７タトラン
ジスタからなる第１．第２のトランジスタ４５．４６を
交差接続している。トランジスタ４５（４６）のコレク
タは、約５０にΩの高抵抗４Ｈ４３）とショットキーバ
リアダイオード４２（４４）と、ｐチャネルＭＯＳ ト
ランジスタ４Ｂ（４Ｃ）との並列回路からなるコレクタ
負荷を介して、正側ワード線と接続される端子４７と接
続されている。トランジスタ４５．４６の第１のエミッ
タＥ ＋ 、 Ｅ ＋ はともに負側ワード線が接続さ
れる端子４８と接続されている。
の回路図である。夫々がｎｐｎ型マルチェＱ７タトラン
ジスタからなる第１．第２のトランジスタ４５．４６を
交差接続している。トランジスタ４５（４６）のコレク
タは、約５０にΩの高抵抗４Ｈ４３）とショットキーバ
リアダイオード４２（４４）と、ｐチャネルＭＯＳ ト
ランジスタ４Ｂ（４Ｃ）との並列回路からなるコレクタ
負荷を介して、正側ワード線と接続される端子４７と接
続されている。トランジスタ４５．４６の第１のエミッ
タＥ ＋ 、 Ｅ ＋ はともに負側ワード線が接続さ
れる端子４８と接続されている。
トランジスタ４５．４６の第２の工ぎツクＥ２．ＥＺは
、異なるビット線と接続される端子４９．５０と各別に
接続されている。
、異なるビット線と接続される端子４９．５０と各別に
接続されている。
第２図は本発明のメモリセルのトランジスタ４５側の断
面構造を示す模式図である。５７はｐ型半導体からなる
高抵抗である。５Ｄは高抵抗５７の接続端子であって接
続抵抗を小さくするため、高抵抗５７より高濃度のｐ型
で形成される。５８はトランジスタ４５のコレクタ領域
でありｎ型半導体のエピタキシャル成長により形成され
る。５Ｂはトランジスタ４５のｐ型ベース領域、５９は
コレクタ接続のための内部端子で、高濃度ｎ型で形成さ
れる。５＾はｐ型基板であり、５Ｃ，５Ｃは分離領域で
ある。ショットキーバリアダイオード４２はトランジス
タ４５のコレクタ領域である低濃度のｎ型領域と白金の
シリサイドとで形成されるため、図示していないが、５
６がショットキーバリアダイオード４２のアノード端子
となる。５５及び５２は夫々トランジスタ４５のコレク
タ端子及びベース端子であり、５１．５３は夫々エミッ
タ端子である。また５４は高抵抗５７の引出口である。
面構造を示す模式図である。５７はｐ型半導体からなる
高抵抗である。５Ｄは高抵抗５７の接続端子であって接
続抵抗を小さくするため、高抵抗５７より高濃度のｐ型
で形成される。５８はトランジスタ４５のコレクタ領域
でありｎ型半導体のエピタキシャル成長により形成され
る。５Ｂはトランジスタ４５のｐ型ベース領域、５９は
コレクタ接続のための内部端子で、高濃度ｎ型で形成さ
れる。５＾はｐ型基板であり、５Ｃ，５Ｃは分離領域で
ある。ショットキーバリアダイオード４２はトランジス
タ４５のコレクタ領域である低濃度のｎ型領域と白金の
シリサイドとで形成されるため、図示していないが、５
６がショットキーバリアダイオード４２のアノード端子
となる。５５及び５２は夫々トランジスタ４５のコレク
タ端子及びベース端子であり、５１．５３は夫々エミッ
タ端子である。また５４は高抵抗５７の引出口である。
前記高抵抗５７の上部には図示しない酸化膜を形成して
おり、その酸化膜上にｐチャネルＭＯＳトランジスタ４
Ｂのゲート５Ｅが形成されている。このｐチャネルＭＯ
Ｓトランジスタ４Ｂのヂャネル領域は高抵抗５７と共通
であるため、そのｐチャネルＭＯＳトランジスタはデプ
レッション型になる。そして高抵抗５７の引出口５４が
ｐチャネルトランジスタ４Ｂのソースと、トランジスタ
４５のヘース領域がｐチャネルトランジスタ４Ｂのドレ
インと共有している。
おり、その酸化膜上にｐチャネルＭＯＳトランジスタ４
Ｂのゲート５Ｅが形成されている。このｐチャネルＭＯ
Ｓトランジスタ４Ｂのヂャネル領域は高抵抗５７と共通
であるため、そのｐチャネルＭＯＳトランジスタはデプ
レッション型になる。そして高抵抗５７の引出口５４が
ｐチャネルトランジスタ４Ｂのソースと、トランジスタ
４５のヘース領域がｐチャネルトランジスタ４Ｂのドレ
インと共有している。
そしてメモリセルのトランジスタ４６側もトランジスタ
４５側と同様の断面構造となっている。したがって、イ
ンハークを構成いているメモリセルは、トランジスタ４
５例のベース端子５２及びコレクタ端子５５を、トラン
ジスタ４６側のコレクタ端子５５及びベース端子５２と
各別に、更にｐチャネルＭＯＳ トランジスタ４Ｂ及び
４ＣのゲートをｐチャネルＭＯＳ ）ランジスク４Ｃ及
び４Ｂのドレインと各別に、図示しないアルミニウムあ
るいはポリシリコン配線により接続している。それによ
りトランジスタ４５と４６とが交差接続され、ｐチャネ
ルＭＯＳ トランジスタ４Ｂ。
４５側と同様の断面構造となっている。したがって、イ
ンハークを構成いているメモリセルは、トランジスタ４
５例のベース端子５２及びコレクタ端子５５を、トラン
ジスタ４６側のコレクタ端子５５及びベース端子５２と
各別に、更にｐチャネルＭＯＳ トランジスタ４Ｂ及び
４ＣのゲートをｐチャネルＭＯＳ ）ランジスク４Ｃ及
び４Ｂのドレインと各別に、図示しないアルミニウムあ
るいはポリシリコン配線により接続している。それによ
りトランジスタ４５と４６とが交差接続され、ｐチャネ
ルＭＯＳ トランジスタ４Ｂ。
４Ｃのゲートがｐチャネルトランジスク４Ｃ，４１Ｉの
ドレインと接続される。
ドレインと接続される。
次にこのように構成したメモリセルの電位と電流との関
係を示す直接特性を示す第３図とともに説明する。第３
図は横軸をメモリセルの導通しているトランジスタの電
流とし、縦軸を、正側ワード線を基準にしたメモリセル
のノートの電位としている。
係を示す直接特性を示す第３図とともに説明する。第３
図は横軸をメモリセルの導通しているトランジスタの電
流とし、縦軸を、正側ワード線を基準にしたメモリセル
のノートの電位としている。
いま、トランジスタ４５が導通状態、トランジスタ４６
が非導通状態でデータを保持していると仮定する。その
ためノー）”Ｉｌｌが低電位、ノードＮ２が高電位にあ
る。このときｐチャネルＭＯＳ ＋−ランジスタ４Ｂ
のゲートに高電位が与えられて、ｐチャネルトランジス
タ４Ｂは導通しないため、高抵抗４１がトランジスタ４
５のコレクタ負荷になり、負荷抵抗が大になる。一方、
ｐチャネルＭＯＳ ｌ−ランジスタ４Ｃのゲートには低
電位が与えられて、ｐチャネルＭＯＳトランジスタ４Ｃ
は導通ずるため、ｐチャネルＭＯＳトランジスタ４Ｃの
オン抵抗がトランジスタ４６のコレクタ負荷となり、負
荷抵抗が小になる。そして２ ｐチャネルＭＯＳ トランジスタ４６のオン抵抗は数に
Ω程度であり、高抵抗４１の５０にΩに比べて略Ｊ／１
０の大きさである。そのため導通しているトランジスタ
４５のベース電流がそのオン抵抗を流れても高電位側の
ノードＮ２の電位降下は１／ｌＯになる。したがって読
出し電流と保持電流との比は１０倍になる。
が非導通状態でデータを保持していると仮定する。その
ためノー）”Ｉｌｌが低電位、ノードＮ２が高電位にあ
る。このときｐチャネルＭＯＳ ＋−ランジスタ４Ｂ
のゲートに高電位が与えられて、ｐチャネルトランジス
タ４Ｂは導通しないため、高抵抗４１がトランジスタ４
５のコレクタ負荷になり、負荷抵抗が大になる。一方、
ｐチャネルＭＯＳ ｌ−ランジスタ４Ｃのゲートには低
電位が与えられて、ｐチャネルＭＯＳトランジスタ４Ｃ
は導通ずるため、ｐチャネルＭＯＳトランジスタ４Ｃの
オン抵抗がトランジスタ４６のコレクタ負荷となり、負
荷抵抗が小になる。そして２ ｐチャネルＭＯＳ トランジスタ４６のオン抵抗は数に
Ω程度であり、高抵抗４１の５０にΩに比べて略Ｊ／１
０の大きさである。そのため導通しているトランジスタ
４５のベース電流がそのオン抵抗を流れても高電位側の
ノードＮ２の電位降下は１／ｌＯになる。したがって読
出し電流と保持電流との比は１０倍になる。
それにより、メモリセルのノード電位及び電流は第３図
に示すように変化する。第３図は横軸をメモリセルの導
通しているトランジスタに流れる電流とし、縦軸を端子
４７を基準にしたノード電位としている。導通している
トランジスタ４５のコレクタと接続しているｐチャネル
ＭＯＳ トランジスタ４Ｂは導通していないから低電位
側のノードＮ１の電位に影響を及ぼさず、従来のメモリ
セルの低電位側のノードＮ１の電位変化と変わらない。
に示すように変化する。第３図は横軸をメモリセルの導
通しているトランジスタに流れる電流とし、縦軸を端子
４７を基準にしたノード電位としている。導通している
トランジスタ４５のコレクタと接続しているｐチャネル
ＭＯＳ トランジスタ４Ｂは導通していないから低電位
側のノードＮ１の電位に影響を及ぼさず、従来のメモリ
セルの低電位側のノードＮ１の電位変化と変わらない。
しかし乍ら、高電位側のノードＮ２はｐチャネルＭＯＳ
ｌ−ランジスタ４Ｃが導通することにより、高抵抗４
３の電圧降下の影響が生じなくなり略一定した高電位に
保持される。ただし、ｐチャネルＭＯＳ トランジスタ
４Ｃのオン抵抗による電圧降下により、読出し電流が流
れるときには極めて僅かに低下する。したがって、デー
タの読出し電流を大きくしても、それによってノードＮ
２の電位が大幅に低下することがなく、ノードＮｌ、Ｎ
２間には所定の電位差を得ることができ、データ保持状
態における消費電力が少なく、データの読出し速度が早
い半導体記憶装置が得られる。
ｌ−ランジスタ４Ｃが導通することにより、高抵抗４
３の電圧降下の影響が生じなくなり略一定した高電位に
保持される。ただし、ｐチャネルＭＯＳ トランジスタ
４Ｃのオン抵抗による電圧降下により、読出し電流が流
れるときには極めて僅かに低下する。したがって、デー
タの読出し電流を大きくしても、それによってノードＮ
２の電位が大幅に低下することがなく、ノードＮｌ、Ｎ
２間には所定の電位差を得ることができ、データ保持状
態における消費電力が少なく、データの読出し速度が早
い半導体記憶装置が得られる。
本実施例では、トランジスタ４５からデータを読出す場
合について説明したが、トランジスタ４６からデータを
読出ず場合も同様の動作をする。また本実施例では高抵
抗４１又は４３にショットキーバリアダイオート４２又
は４４を並列接続したが、ショットキーバリアダイオー
ドに代えてｐｎダイオードを同様に用いても同様の効果
が得られる。更に、高抵抗にｐチャネルＭＯＳ ｌ−ラ
ンジスタを並列接続したが、ｎチャネルＭＯＳ トラン
ジスタを並列接続してもよいのは言うまでもない。
合について説明したが、トランジスタ４６からデータを
読出ず場合も同様の動作をする。また本実施例では高抵
抗４１又は４３にショットキーバリアダイオート４２又
は４４を並列接続したが、ショットキーバリアダイオー
ドに代えてｐｎダイオードを同様に用いても同様の効果
が得られる。更に、高抵抗にｐチャネルＭＯＳ ｌ−ラ
ンジスタを並列接続したが、ｎチャネルＭＯＳ トラン
ジスタを並列接続してもよいのは言うまでもない。
以上詳述したように、本発明によれば、データを読出す
場合の読出し電流を増加して、読出し電流と保持電流と
の比を従来より大きくしてもメモリセルのマルチエミッ
タトランジスタのコレクタ間には所定の電位差を確保で
きる。したがって、メモリサイズが大きいメモリであっ
ても、データ保持状態の消費電力が少なく、しかも高速
度にデクを読出し得る半導体記憶装置を提供できる優れ
た効果を奏する。
場合の読出し電流を増加して、読出し電流と保持電流と
の比を従来より大きくしてもメモリセルのマルチエミッ
タトランジスタのコレクタ間には所定の電位差を確保で
きる。したがって、メモリサイズが大きいメモリであっ
ても、データ保持状態の消費電力が少なく、しかも高速
度にデクを読出し得る半導体記憶装置を提供できる優れ
た効果を奏する。
第１図は本発明に係る半導体記憶装置におけるメモリセ
ルの回路図、第２図はその断面構造を示す模式図、第３
図はメモリセルのノード電位、電流の変化を示す曲線図
、第４図は従来のメモリセルの回路図、第５図はその断
面構造を示す模式図、第６図はそのメモリセルのノード
電位、電流の変化を示す曲線図である。 ４Ｂ、 ４Ｃ・・・ｐチャネルＭＯＳトランジスタ
４１．４３・・・高抵抗 ４５．４６・・・マルチエ
ミッタトランジスタ Ｎｌ、 Ｎ２・・ノード ５
Ａ・・・ｐ型基板 ５Ｂ・・・ｐ型ヘース領域 ５
Ｄ・・・高抵抗接続端子なお、図中、同一符号は同−又
は相当部分を示す。 ５ ４１．４３・・・高抵抗 ４５．４６・・・マルチエミッタトランジスタ４Ｂ、４
Ｇ・・・ＰチャネルＭＯ８ｌ−ランジスタ第 図 第 ３ 図 第 図 第 ６ 図
ルの回路図、第２図はその断面構造を示す模式図、第３
図はメモリセルのノード電位、電流の変化を示す曲線図
、第４図は従来のメモリセルの回路図、第５図はその断
面構造を示す模式図、第６図はそのメモリセルのノード
電位、電流の変化を示す曲線図である。 ４Ｂ、 ４Ｃ・・・ｐチャネルＭＯＳトランジスタ
４１．４３・・・高抵抗 ４５．４６・・・マルチエ
ミッタトランジスタ Ｎｌ、 Ｎ２・・ノード ５
Ａ・・・ｐ型基板 ５Ｂ・・・ｐ型ヘース領域 ５
Ｄ・・・高抵抗接続端子なお、図中、同一符号は同−又
は相当部分を示す。 ５ ４１．４３・・・高抵抗 ４５．４６・・・マルチエミッタトランジスタ４Ｂ、４
Ｇ・・・ＰチャネルＭＯ８ｌ−ランジスタ第 図 第 ３ 図 第 図 第 ６ 図
Claims (1)
- １、交差接続してある第１、第２のマルチエミッタトラ
ンジスタの夫々のコレクタに高抵抗を接続して、夫々の
コレクタ間の電位差によりデータを記憶する半導体記憶
装置において、前記高抵抗の夫々に並列接続されたＭＯ
Ｓトランジスタを備え、データ読出し時には前記第１（
第２）のマルチエミッタトランジスタ及び第２（第１）
のマルチエミッタトランジスタ側のＭＯＳトランジスタ
を導通すべく構成していることを特徴とする半導体記憶
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043227A JPH03245397A (ja) | 1990-02-22 | 1990-02-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2043227A JPH03245397A (ja) | 1990-02-22 | 1990-02-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03245397A true JPH03245397A (ja) | 1991-10-31 |
Family
ID=12658031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2043227A Pending JPH03245397A (ja) | 1990-02-22 | 1990-02-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03245397A (ja) |
-
1990
- 1990-02-22 JP JP2043227A patent/JPH03245397A/ja active Pending
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