JPS58148450A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58148450A JPS58148450A JP57032006A JP3200682A JPS58148450A JP S58148450 A JPS58148450 A JP S58148450A JP 57032006 A JP57032006 A JP 57032006A JP 3200682 A JP3200682 A JP 3200682A JP S58148450 A JPS58148450 A JP S58148450A
- Authority
- JP
- Japan
- Prior art keywords
- region
- integrated circuit
- semiconductor integrated
- fet
- channel region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体、特に砒化ガリウム（ＧａＡｓ）を
用いた集積回路の構造に関するものである。
用いた集積回路の構造に関するものである。
砒化ガリウムを用いて＠１図のスタティック型メモリ士
ルを実現するに当たル、従来為造のＦＥＴとして第２図
に示すものがあった。第１図において、Ｑｌ−０４はＦ
ＥＥＨ１１Ｒ２は負荷抵抗であル、以上４個のＦＥＴと
２個の負荷抵抗で１ビツトのメモリセルが構成されてい
る。ＶＤは電泳、ｗはワード線、Ｄ及び五はそれぞれＤ
ＡＴＡ線及びＤＡＴＡ線を表わす。
ルを実現するに当たル、従来為造のＦＥＴとして第２図
に示すものがあった。第１図において、Ｑｌ−０４はＦ
ＥＥＨ１１Ｒ２は負荷抵抗であル、以上４個のＦＥＴと
２個の負荷抵抗で１ビツトのメモリセルが構成されてい
る。ＶＤは電泳、ｗはワード線、Ｄ及び五はそれぞれＤ
ＡＴＡ線及びＤＡＴＡ線を表わす。
１Ｍ２図において、（υはＧａＡｓ の半導体基板を
衣わし、（ロ）及び（２）、（２）及び（２）、に）及
びに）はそれぞれＦＥＴのドレイン電極、ゲート電極、
ソース電極を表わし、６４及び（財）、四及びに）はそ
れぞれＦＥＴのドレイン電極及びソース１１に極に接触
して形成されたドレイン領域、ソース領域を表わし、輛
及びに）はゲート電極に接触して形成されたチャネル領
域を表わす。
衣わし、（ロ）及び（２）、（２）及び（２）、に）及
びに）はそれぞれＦＥＴのドレイン電極、ゲート電極、
ソース電極を表わし、６４及び（財）、四及びに）はそ
れぞれＦＥＴのドレイン電極及びソース１１に極に接触
して形成されたドレイン領域、ソース領域を表わし、輛
及びに）はゲート電極に接触して形成されたチャネル領
域を表わす。
次に、第１図及び第２図を用いて、メモリセルの構造に
ついて詳しく説明する。なお、以下では例としてプレー
ナ型ｎチャネルＭＥＳＦＥＴ を用いた場合について
述べる。
ついて詳しく説明する。なお、以下では例としてプレー
ナ型ｎチャネルＭＥＳＦＥＴ を用いた場合について
述べる。
スタティック型のメモリセルは、第１図に示すように、
Ｑｌ−Ｑｌの４個０ＦＥＴとＲ１，Ｒ２の２個の抵抗で
構成されている。 ＱｌとＱｌは互いのゲートが相手の
ドレインに交差接続されておル、ソースは接地電位にな
りでいる。抵抗Ｒ１，Ｒ１はｔ源電位ＶＤとＱＢ、Ｑｌ
のドレインＣ以下、ノードＮｌ、Ｎｌと称する）とに接
続されている。ＱｌとＱｌよ、それぞれＤＡＴＡ線りと
ノードＮｌの間及びＤＡＴＡ 縁下とノードＮ２Ｏ間に
接続されておル、かつ、ゲートはワード！１ｊｌＷに共
通に接続されている。このメモリセルの動作は、以下の
通シである。いま、 Ｎｌが高電位、Ｎｌが接地電位に
なっているような記憶状態にあるとする。このとｉＱ８
は非導通、Ｑｌよ導通状態になっている。この状態でワ
ード線Ｗを高電位にすると、Ｎ肋；高電位で、かつＱｌ
がオフしているために、ＤＡＴＡ線りからメモリセルに
向かっては電流は流れないが、Ｎ２は接地電位であシ、
かつＱ４ｉ（オンしているために、ＤＡＴＡ １１ Ｄ
からメモリセルへ向かって電流が流れる。逆に、Ｎｌが
接地電位、Ｎ２が高電位であるような記憶状態の場合に
は、ＤＡＴＡ ｉｉＤからメモリセルへ向かって電流が
流れ、ＤＡＴＡ線ｉからメモリセルへ向かっては電流は
流れない。
Ｑｌ−Ｑｌの４個０ＦＥＴとＲ１，Ｒ２の２個の抵抗で
構成されている。 ＱｌとＱｌは互いのゲートが相手の
ドレインに交差接続されておル、ソースは接地電位にな
りでいる。抵抗Ｒ１，Ｒ１はｔ源電位ＶＤとＱＢ、Ｑｌ
のドレインＣ以下、ノードＮｌ、Ｎｌと称する）とに接
続されている。ＱｌとＱｌよ、それぞれＤＡＴＡ線りと
ノードＮｌの間及びＤＡＴＡ 縁下とノードＮ２Ｏ間に
接続されておル、かつ、ゲートはワード！１ｊｌＷに共
通に接続されている。このメモリセルの動作は、以下の
通シである。いま、 Ｎｌが高電位、Ｎｌが接地電位に
なっているような記憶状態にあるとする。このとｉＱ８
は非導通、Ｑｌよ導通状態になっている。この状態でワ
ード線Ｗを高電位にすると、Ｎ肋；高電位で、かつＱｌ
がオフしているために、ＤＡＴＡ線りからメモリセルに
向かっては電流は流れないが、Ｎ２は接地電位であシ、
かつＱ４ｉ（オンしているために、ＤＡＴＡ １１ Ｄ
からメモリセルへ向かって電流が流れる。逆に、Ｎｌが
接地電位、Ｎ２が高電位であるような記憶状態の場合に
は、ＤＡＴＡ ｉｉＤからメモリセルへ向かって電流が
流れ、ＤＡＴＡ線ｉからメモリセルへ向かっては電流は
流れない。
このように、ＤＡＴＡ 線及びＤＡＴＡ線のどちらに電
流が流れているかを図示していないセンス７ンブにより
て検知し、メモリセルの記憶情報を知るものである。書
伽込みも同様にＤＡＴＡ 線又はＤＡＴＡ線のどちらか
を高電位に保ったままワード線Ｗの電位を高電位にし、
ノードＮ１．Ｎｊｌのどちらか一方を高電位に固定する
ことによってなされる。
流が流れているかを図示していないセンス７ンブにより
て検知し、メモリセルの記憶情報を知るものである。書
伽込みも同様にＤＡＴＡ 線又はＤＡＴＡ線のどちらか
を高電位に保ったままワード線Ｗの電位を高電位にし、
ノードＮ１．Ｎｊｌのどちらか一方を高電位に固定する
ことによってなされる。
互いに交差接続されるＦＥＴ、Ｑｌ及びＱ４Ｏドレイン
領域Ｎｌ 、Ｎ２は第１！図に示すように、通常、半絶
絨性ＧａＡｓ 基板上にシリコン・イオウなどをイオ
ン注入してｎ型領域０４及び員を形成する。このｎ型領
域上にドレイン電極（ロ）及び（２）を形成し、ＦＩＡ
示していない配線６ζよって相手のＦＥＴのゲート電極
（２）及びに）と交差接続する。
領域Ｎｌ 、Ｎ２は第１！図に示すように、通常、半絶
絨性ＧａＡｓ 基板上にシリコン・イオウなどをイオ
ン注入してｎ型領域０４及び員を形成する。このｎ型領
域上にドレイン電極（ロ）及び（２）を形成し、ＦＩＡ
示していない配線６ζよって相手のＦＥＴのゲート電極
（２）及びに）と交差接続する。
近年、半導体棄子の微細化が進み、メモリセルの面積が
縮小されるのに伴い、記憶情報としてメモリセル化貯え
られる蓄積電荷量も微少なものになってきた。メモリセ
ルの蓄積電荷は、その大部分がｎ型領域であるＮ１及び
Ｍの部分に貯えられる。
縮小されるのに伴い、記憶情報としてメモリセル化貯え
られる蓄積電荷量も微少なものになってきた。メモリセ
ルの蓄積電荷は、その大部分がｎ型領域であるＮ１及び
Ｍの部分に貯えられる。
従来のメモリセル構造では、ＧａＡｊ 基板中に入射
した放射線によって生成された電子・正孔対の内、ｎ型
領域に到達した電子によって回路が誤動作を生じる欠点
があった。
した放射線によって生成された電子・正孔対の内、ｎ型
領域に到達した電子によって回路が誤動作を生じる欠点
があった。
との誤動作は一時的なものであシ、次のサイクルに正常
データを書き込めば、今度は正常に動作することから、
一般にソフトエラーとよばれる。
データを書き込めば、今度は正常に動作することから、
一般にソフトエラーとよばれる。
次に、このソフトエラーの起こる原因を第２図を用いて
説明する。
説明する。
ＧａＡｓ 基板内に入射した放射線は、停止するまで
に基板内を数十−通過するが、停止すゐまでにその径路
に沿うて多数の電子・正孔対を生成する。生成された電
子・正孔対の内、基板（１）内で生成された電子及び正
孔は拡散運動によって基板（υ内を移動し、一部は再結
合してしまうが、一部の電子は基板表面のｎ型領域に注
入される。いま、Ｎ１がＩＩＥｗ１位、Ｎ助；低電位に
なっており、放射線によって生成された電子が拡散によ
ってＮＩＯｎ型領域ａ◆に注入されたとすゐ、一般にＭ
ＥＳＦＥＴ’ において、ドレイン及びソースとしての
ｎＷ！拡散領域の容量は、基板との間の接合容態のみで
あ〕、極めて小さな値しかもたない。
に基板内を数十−通過するが、停止すゐまでにその径路
に沿うて多数の電子・正孔対を生成する。生成された電
子・正孔対の内、基板（１）内で生成された電子及び正
孔は拡散運動によって基板（υ内を移動し、一部は再結
合してしまうが、一部の電子は基板表面のｎ型領域に注
入される。いま、Ｎ１がＩＩＥｗ１位、Ｎ助；低電位に
なっており、放射線によって生成された電子が拡散によ
ってＮＩＯｎ型領域ａ◆に注入されたとすゐ、一般にＭ
ＥＳＦＥＴ’ において、ドレイン及びソースとしての
ｎＷ！拡散領域の容量は、基板との間の接合容態のみで
あ〕、極めて小さな値しかもたない。
従って各ｎ型領域に蓄積される亀荷愈も極めて小さな値
にしかならない、いま、ｎ型領域が高電位であるときの
蓄積電荷量をＱ■、低電位になつたと偽の蓄積電荷量を
Ｑｌとすると、一般に９色）＞Ｑｌｌ） が成ル立つ、この２状態の蓄積電荷量の差をＱｃｒｉｔ
−Ｑ（Ｌ） ＱＯ（） とすれば−１放射線の入射によってｎ型領域（ロ）、に
）及び基板（１）内で生成され、拡散によってｎ型領域
内に注入された電荷Ｑα が Ｑａ ＞ Ｑ ｃｒｉｔ という関係を満足すれば、今まで高電位であったｎ型領
域は一時的に低電位、或いはそれ以下の電位にまで下が
る。高電位であったＮｌの電位が下がｊ５．Ｎ２の電位
よシも低くなった場合には、ラッチの反転が起こ）、そ
れまでの記憶情報が反転する。
にしかならない、いま、ｎ型領域が高電位であるときの
蓄積電荷量をＱ■、低電位になつたと偽の蓄積電荷量を
Ｑｌとすると、一般に９色）＞Ｑｌｌ） が成ル立つ、この２状態の蓄積電荷量の差をＱｃｒｉｔ
−Ｑ（Ｌ） ＱＯ（） とすれば−１放射線の入射によってｎ型領域（ロ）、に
）及び基板（１）内で生成され、拡散によってｎ型領域
内に注入された電荷Ｑα が Ｑａ ＞ Ｑ ｃｒｉｔ という関係を満足すれば、今まで高電位であったｎ型領
域は一時的に低電位、或いはそれ以下の電位にまで下が
る。高電位であったＮｌの電位が下がｊ５．Ｎ２の電位
よシも低くなった場合には、ラッチの反転が起こ）、そ
れまでの記憶情報が反転する。
また、Ｎｌの電位が低くなシ、ＮＺと同電位になった場
合には、ラッチは不安定な状態になシ、極く僅かのノイ
ズ等によっても容易に反転してしまう。
合には、ラッチは不安定な状態になシ、極く僅かのノイ
ズ等によっても容易に反転してしまう。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、基板上に形成されたＦＥＴのチャ
ネル領域の下部に、チャネル領域とは異なる導電性の不
純物を１０１７〜１０ ” ｃｔ”程度の濃度でイオン
注入し、チャネル領域との間でジャンクション容量を形
成させてゲートのショットキー容量に付加させ、ゲート
に交差接続されているノードの容量を増大させて、ソフ
トエラーの発生を防止できる構造を提供することを目的
としていゐ。
めになされたもので、基板上に形成されたＦＥＴのチャ
ネル領域の下部に、チャネル領域とは異なる導電性の不
純物を１０１７〜１０ ” ｃｔ”程度の濃度でイオン
注入し、チャネル領域との間でジャンクション容量を形
成させてゲートのショットキー容量に付加させ、ゲート
に交差接続されているノードの容量を増大させて、ソフ
トエラーの発生を防止できる構造を提供することを目的
としていゐ。
以下、この発明の一実施例を図について説明する。第８
図において、（１）はＧａＡｓ の半導体基板を表わ
し、（ロ）及び（財）、＠及びに）、（２）及び（２）
はそれぞれＦＥＴのドレイン電極、ゲート電極、ソース
電極を表わし、（ロ）及び鱒、（至）及び（２）はそれ
ぞれＦＥＴのドレイン電極及びソース電極に接触して形
成されたドレイン領域、ソース領域を表わし、（２）及
び−はゲート電極に接触して形成されたチャネル領域を
表わす、また、（財）及び勃は、 ＦＥＴのチャネル領
域の下部にドレイン領域及びソース領域とは接触しない
ように形成された、チャネル領域とは異った導電性を有
する領域を表わす、ソフトエラーは、放射線が基板内に
入射したことによって生成された電荷がＦＥＴの活性領
域に注入され、そのノードの電位を一時的に変化させる
ことによって生じる。
図において、（１）はＧａＡｓ の半導体基板を表わ
し、（ロ）及び（財）、＠及びに）、（２）及び（２）
はそれぞれＦＥＴのドレイン電極、ゲート電極、ソース
電極を表わし、（ロ）及び鱒、（至）及び（２）はそれ
ぞれＦＥＴのドレイン電極及びソース電極に接触して形
成されたドレイン領域、ソース領域を表わし、（２）及
び−はゲート電極に接触して形成されたチャネル領域を
表わす、また、（財）及び勃は、 ＦＥＴのチャネル領
域の下部にドレイン領域及びソース領域とは接触しない
ように形成された、チャネル領域とは異った導電性を有
する領域を表わす、ソフトエラーは、放射線が基板内に
入射したことによって生成された電荷がＦＥＴの活性領
域に注入され、そのノードの電位を一時的に変化させる
ことによって生じる。
活性領域がｎ！ｆ！Ｊの場合には、電子の注入によって
それまで高電位に保たれていたノードの電位が一時的に
下がることによル誤動作が引き起こされる。
それまで高電位に保たれていたノードの電位が一時的に
下がることによル誤動作が引き起こされる。
この発明は、ＦＥＴのチャネル領域の下部に高濃度（１
Ｇ１７〜１０’ ｃｔ” ）のＰ型領域を形成し、チャ
ネル領域との間にジャンクション容量を形成してゲート
容量に付加し、該ゲートの接続されているノード容量を
増大させて、放射線が入射したことによって生成された
電子の注入による電位降下を小さくシ、ソフトエラーの
発生を防止する構造を提供するものである。第８図の実
施例ではチャネル＋ 領域であるｎ領域−の下部にＰ領域（転）を形成するこ
とによル、この２領域の界面にジャンクション容量が形
成され、ＭＥＳ構造のゲート電極（２）とチャネル領域
曽の間に形成されていたショットキー容量に付加される
。フリップフロツブを構成しているＦＥＴＱ８、Ｑωゲ
ートとドレインはお互いに交差接続されており、Ｑωゲ
ートにジャンクション容量を付加したことによ、！Ｊ、
Ｑａ２）ドレインであるノードＮ１の容量も増加する。
Ｇ１７〜１０’ ｃｔ” ）のＰ型領域を形成し、チャ
ネル領域との間にジャンクション容量を形成してゲート
容量に付加し、該ゲートの接続されているノード容量を
増大させて、放射線が入射したことによって生成された
電子の注入による電位降下を小さくシ、ソフトエラーの
発生を防止する構造を提供するものである。第８図の実
施例ではチャネル＋ 領域であるｎ領域−の下部にＰ領域（転）を形成するこ
とによル、この２領域の界面にジャンクション容量が形
成され、ＭＥＳ構造のゲート電極（２）とチャネル領域
曽の間に形成されていたショットキー容量に付加される
。フリップフロツブを構成しているＦＥＴＱ８、Ｑωゲ
ートとドレインはお互いに交差接続されており、Ｑωゲ
ートにジャンクション容量を付加したことによ、！Ｊ、
Ｑａ２）ドレインであるノードＮ１の容量も増加する。
同様に、Ｑ８Ｏゲートにジャンクション容量を付加した
ことによ、１７、Ｑ４ｔＤドレインであるノードＮ２の
容態も増加する。フリップフロップのノードＮｌ、Ｎ２
の容量が増大した結果、メモリセルの蓄積電荷置が増加
するとともに、高電位側のノードに電子が注入された場
合でも、その電位降下を小さくすることができ、ラッチ
の反転を防止することができる。
ことによ、１７、Ｑ４ｔＤドレインであるノードＮ２の
容態も増加する。フリップフロップのノードＮｌ、Ｎ２
の容量が増大した結果、メモリセルの蓄積電荷置が増加
するとともに、高電位側のノードに電子が注入された場
合でも、その電位降下を小さくすることができ、ラッチ
の反転を防止することができる。
なお、上記実施例ではＭＥＳＦＥＴ に適用した場合の
例を示したが、本発明は電極部分の構造には依存しない
ので、 ＭＯＳＦＥＴ に対しても適用できる。
例を示したが、本発明は電極部分の構造には依存しない
ので、 ＭＯＳＦＥＴ に対しても適用できる。
また、本発明の他の実施例として、メサ型のＭＥＳＦＥ
Ｔに適用した例を＠４図に示す。製造方法に若干の違い
はあるものの、メサ型に対しても同様に適用できる。ま
た、上記実施例ではｎチャネル素子について説明したが
、各領域の導電性及び各電極への印加電圧の符号を全て
逆にすれば、Ｐチャネル素子に対しても同様に適用ａｈ
る。
Ｔに適用した例を＠４図に示す。製造方法に若干の違い
はあるものの、メサ型に対しても同様に適用できる。ま
た、上記実施例ではｎチャネル素子について説明したが
、各領域の導電性及び各電極への印加電圧の符号を全て
逆にすれば、Ｐチャネル素子に対しても同様に適用ａｈ
る。
以上のように、この発明によれば、 ＦＥＴのチャネル
領域の下部に、チャネル領域とは異なる導電性をもつ領
域を形成したので、ゲートの容量としてジャンクション
容ｌが付加され、更にこのゲートに接続されているノー
ドの容量を増大させることができるので、ノードの蓄＆
電荷鳳が増加するとともに、電子の注入による電位降下
を小さくすることができ、集積回路に放射線が入射した
ことによって生じるソフトエラーを防止することができ
る。
領域の下部に、チャネル領域とは異なる導電性をもつ領
域を形成したので、ゲートの容量としてジャンクション
容ｌが付加され、更にこのゲートに接続されているノー
ドの容量を増大させることができるので、ノードの蓄＆
電荷鳳が増加するとともに、電子の注入による電位降下
を小さくすることができ、集積回路に放射線が入射した
ことによって生じるソフトエラーを防止することができ
る。
第１図はスタティック膿のメモリセルの回路図、第２図
は従来のＧａＡｓ ＦＥＴ の構造を示す断面図、第８
図はこの発明の一実施例によるＧａＡｓ ＦＥＴの＃ｌ
造を示す断面図、＃！４図はこの発明の他の実施側によ
るＧａＡｓ ＦＥＴ の構造を示す断面図である。 （１）・・・ＧａＡｓ 半導体基板、（ロ）、（２）
・・・ドレインＩＩＥ極、亜、候・・・ゲート電極、斡
、（至）・・・ソース電極、（ロ）。 （ハ）・・・ドレイン領域、（２）、＠・・・ソース領
域、（２）、曽・・・チャネル領域、勤、＠・・・チャ
ネル領域と異なる導電性をもち、ドレイン領域及びソー
ス領域と接触しないように形成された領域 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛野信、− 第１図
は従来のＧａＡｓ ＦＥＴ の構造を示す断面図、第８
図はこの発明の一実施例によるＧａＡｓ ＦＥＴの＃ｌ
造を示す断面図、＃！４図はこの発明の他の実施側によ
るＧａＡｓ ＦＥＴ の構造を示す断面図である。 （１）・・・ＧａＡｓ 半導体基板、（ロ）、（２）
・・・ドレインＩＩＥ極、亜、候・・・ゲート電極、斡
、（至）・・・ソース電極、（ロ）。 （ハ）・・・ドレイン領域、（２）、＠・・・ソース領
域、（２）、曽・・・チャネル領域、勤、＠・・・チャ
ネル領域と異なる導電性をもち、ドレイン領域及びソー
ス領域と接触しないように形成された領域 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛野信、− 第１図
Claims (1)
- 【特許請求の範囲】 （１）半絶縁性基板上に形成した半導体集積回路におい
て、第１の導電性を有する不純物を１０１７〜１０１９
１“３程度の澁度に注入・拡散させて形成した第１の領
域と、この＠ｌの領域の下部に、第１の導電性とは異な
る第２の導電性の不純物を１０１７〜１０１９１′３程
度の濃度に注入・拡散させて形成した第２の領域とを有
することを特徴とする半導体集積回路。 （２）半絶縁性基板上にＦＥＴを形成したことを特徴と
する特許請求の範囲第１項記載の半導体集積回路。 （３）第１の領域が、フリップ・フロップ回路の交差接
続されたノードとして使用されることを特徴とする特許
請求範囲第１項記載の半導体集積回路。 （４）第１の領域が電荷蓄積領域として使用されること
を特徴とする特許請求範囲ｂｉ項記載の半導体集積回路
。 （６）半絶縁性基板として半絶縁性砒化ガリウム基板を
用いた仁とを特徴とする特許の請求範囲第１項記載の半
導体集積回路。 （６）第２の領域は第１の領域の内、ドレイン領域及び
ソース領域とは接触しないように形成されたことを特徴
とする特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032006A JPS58148450A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032006A JPS58148450A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58148450A true JPS58148450A (ja) | 1983-09-03 |
| JPH0325946B2 JPH0325946B2 (ja) | 1991-04-09 |
Family
ID=12346791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032006A Granted JPS58148450A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123366A (ja) * | 1984-07-11 | 1986-01-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS6249671A (ja) * | 1985-06-17 | 1987-03-04 | テキサス インスツルメンツ インコーポレイテツド | ガリウムひ素電界効果トランジスタおよびその製作方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156461U (ja) * | 1979-04-27 | 1980-11-11 | ||
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS5698855A (en) * | 1980-01-09 | 1981-08-08 | Nec Corp | Semiconductor memory device |
-
1982
- 1982-02-26 JP JP57032006A patent/JPS58148450A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55156461U (ja) * | 1979-04-27 | 1980-11-11 | ||
| JPS55156358A (en) * | 1979-05-25 | 1980-12-05 | Hitachi Ltd | Semiconductor memory device |
| JPS5698855A (en) * | 1980-01-09 | 1981-08-08 | Nec Corp | Semiconductor memory device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6123366A (ja) * | 1984-07-11 | 1986-01-31 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| JPS6249671A (ja) * | 1985-06-17 | 1987-03-04 | テキサス インスツルメンツ インコーポレイテツド | ガリウムひ素電界効果トランジスタおよびその製作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325946B2 (ja) | 1991-04-09 |
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