JPS58148451A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58148451A JPS58148451A JP57032007A JP3200782A JPS58148451A JP S58148451 A JPS58148451 A JP S58148451A JP 57032007 A JP57032007 A JP 57032007A JP 3200782 A JP3200782 A JP 3200782A JP S58148451 A JPS58148451 A JP S58148451A
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- JP
- Japan
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- fet
- regions
- drain
- substrate
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体、特に砒化ガリウム（ＧａＡｓ）を
用いた集積回路の構造に関するものである。
用いた集積回路の構造に関するものである。
砒化ガリウムを用いて第１図のスタティック型メモリセ
ルを実現するに白たシ、従来構造のＦＥＴとしてｔ／Ｘ
２１１１ｉに示すものがあった。ｌ！１図においてＱｌ
−Ｑ４はＦＥＴ％Ｒ１，Ｒ２は負荷抵抗であル、以上４
個のＦＥＴと２個の負荷抵抗で１ビツトのメモリセルが
構成されている。ＶＤは電源、Ｗはワード線、Ｄ及びＤ
はそれぞれＤＡＴＡ！ｉＪ及びＤＡＴＡ線を表わす。
ルを実現するに白たシ、従来構造のＦＥＴとしてｔ／Ｘ
２１１１ｉに示すものがあった。ｌ！１図においてＱｌ
−Ｑ４はＦＥＴ％Ｒ１，Ｒ２は負荷抵抗であル、以上４
個のＦＥＴと２個の負荷抵抗で１ビツトのメモリセルが
構成されている。ＶＤは電源、Ｗはワード線、Ｄ及びＤ
はそれぞれＤＡＴＡ！ｉＪ及びＤＡＴＡ線を表わす。
１１！２図において、（１）はＧａＡｓの半導体基板を
表わし、（ロ）及びに）、斡及び（２）、（至）及び鋳
はそれぞれＦＥＴのドレイン電極、ゲート電極、ソース
ＩＥ極を表わし、α◆及び（ハ）、（至）及び（２）は
それぞれＦＥＴのドレイン電極及びソース電極に接触し
て形成されたドレイン領域、ソース領域を表わし、（至
）及び（ト）はゲート電極に接触して形成されたチャネ
ル領域を表わす。
表わし、（ロ）及びに）、斡及び（２）、（至）及び鋳
はそれぞれＦＥＴのドレイン電極、ゲート電極、ソース
ＩＥ極を表わし、α◆及び（ハ）、（至）及び（２）は
それぞれＦＥＴのドレイン電極及びソース電極に接触し
て形成されたドレイン領域、ソース領域を表わし、（至
）及び（ト）はゲート電極に接触して形成されたチャネ
ル領域を表わす。
次に、第１図及び＊ｇ図を用いて、メモリセルの構造に
ついて詳しく説明する。なお、以下では例としてブレー
ナ型ｎチャネルＭＥＳＦＥＴ を用いた場合について
述べる。
ついて詳しく説明する。なお、以下では例としてブレー
ナ型ｎチャネルＭＥＳＦＥＴ を用いた場合について
述べる。
スタティック型のメモリセルは、ＩＩ！１図に示すよう
に、Ｑｌ−Ｑ４の４仏０ＦＥＴとＲ１、Ｒ２の２偽の抵
抗で構成されている。Ｑ８とＱ４は互いのゲートが相手
のドレインに交差接続されており、ソースは接地電位に
なっている。・抵抗Ｒ１，Ｒ２は電源電位ＶＤとＱ８ｔ
Ｑ４のドレイン（以下、ノードＮｌ 、Ｎ２と称する）
とに接続されている。ＱｌとＱ２は、それぞれＤＡＴＡ
線りとノードＮｌの間及びＤＡＴＡ 線りとノードＮ
Ｅ−に接続されてお）、かつ、ゲートはワード線Ｗに共
通に接続されている。このメモリセルの動作は、以下の
通〕である。いま、Ｎｌが高電位％ Ｎ１６ｆ接地電位
になっているような記憶状態にあるとする。このとｉＱ
８は非導通、Ｑ４は導通状態になっている。この状態で
ワード線Ｗを高電位にすると、Ｎ１が高電位で、かつＱ
８がオフしているために、ＤＡＴＡ ＊’ａからメモリ
セルに向かっては電流は流れないが、 Ｎ２は接地電位
であシ、かっＱ４がオンしているために％ ＤＡＴＡ線
りからメモリセルへ向かって電流が流れる。逆に、’Ｎ
１６（接地電位、Ｎ肋；高電位であるような記憶状態の
場合には、 ＤＡＴＡ線りからメモリセルへ向かって電
流が流れ、 ＤＡＴＡ線りからメモリセルへ向かっては
電流は流れない。
に、Ｑｌ−Ｑ４の４仏０ＦＥＴとＲ１、Ｒ２の２偽の抵
抗で構成されている。Ｑ８とＱ４は互いのゲートが相手
のドレインに交差接続されており、ソースは接地電位に
なっている。・抵抗Ｒ１，Ｒ２は電源電位ＶＤとＱ８ｔ
Ｑ４のドレイン（以下、ノードＮｌ 、Ｎ２と称する）
とに接続されている。ＱｌとＱ２は、それぞれＤＡＴＡ
線りとノードＮｌの間及びＤＡＴＡ 線りとノードＮ
Ｅ−に接続されてお）、かつ、ゲートはワード線Ｗに共
通に接続されている。このメモリセルの動作は、以下の
通〕である。いま、Ｎｌが高電位％ Ｎ１６ｆ接地電位
になっているような記憶状態にあるとする。このとｉＱ
８は非導通、Ｑ４は導通状態になっている。この状態で
ワード線Ｗを高電位にすると、Ｎ１が高電位で、かつＱ
８がオフしているために、ＤＡＴＡ ＊’ａからメモリ
セルに向かっては電流は流れないが、 Ｎ２は接地電位
であシ、かっＱ４がオンしているために％ ＤＡＴＡ線
りからメモリセルへ向かって電流が流れる。逆に、’Ｎ
１６（接地電位、Ｎ肋；高電位であるような記憶状態の
場合には、 ＤＡＴＡ線りからメモリセルへ向かって電
流が流れ、 ＤＡＴＡ線りからメモリセルへ向かっては
電流は流れない。
このように、ＤＡＴＡ線及びＤＡＴＡ線のどちらに電流
が流れているかを図示していないセンスアンプによって
検知し、メモリセルの記りｔ情報を知るものである。書
き込みも同様にＤＡＴＡ線又はＤＡＴＡ線のどちらかを
高電位に保つたままワード線Ｗの電位を高電位にし、ノ
ードＮｌ 、Ｎ２のどちらか一方を高電位に固定するこ
とによってなされる。
が流れているかを図示していないセンスアンプによって
検知し、メモリセルの記りｔ情報を知るものである。書
き込みも同様にＤＡＴＡ線又はＤＡＴＡ線のどちらかを
高電位に保つたままワード線Ｗの電位を高電位にし、ノ
ードＮｌ 、Ｎ２のどちらか一方を高電位に固定するこ
とによってなされる。
互いに交差接続されるＦＥＴ％Ｑ８及びＱ４１２）ドレ
イン領域Ｎｌ、Ｎ２は第２図に示すように、通常、半絶
縁性ＧａＡｓ 基板上にシリコン・イオウなどをイ寸
ン注入してｎ型領域（ロ）及び弼を形成する。このｎ型
領域上にドレイン電極（ロ）及び（２）を形成し、図示
していない配線によって相手のＦＥＴのゲート電極（６
）及び働と交差接続する。
イン領域Ｎｌ、Ｎ２は第２図に示すように、通常、半絶
縁性ＧａＡｓ 基板上にシリコン・イオウなどをイ寸
ン注入してｎ型領域（ロ）及び弼を形成する。このｎ型
領域上にドレイン電極（ロ）及び（２）を形成し、図示
していない配線によって相手のＦＥＴのゲート電極（６
）及び働と交差接続する。
近年、半導体素子の微細化が進み、メモリセルの面積が
縮小されるのに伴い、記憶情報としてメモリセルに貯え
られる蓄積電荷量も微少なものになってきた。メモリセ
ルの蓄積電荷は、その大部分がｎ型領域であるＮ１及び
Ｍ０部分に貯えられる。
縮小されるのに伴い、記憶情報としてメモリセルに貯え
られる蓄積電荷量も微少なものになってきた。メモリセ
ルの蓄積電荷は、その大部分がｎ型領域であるＮ１及び
Ｍ０部分に貯えられる。
従来のメモリセル構造では、ＧａＡｓ 基板中に入射
した放射線によって生成された電子・正孔対の内、ｎ型
領域に到達した電子によって回路が誤動作を生じる欠点
があった。
した放射線によって生成された電子・正孔対の内、ｎ型
領域に到達した電子によって回路が誤動作を生じる欠点
があった。
この誤動作は一時的なものであシ、次のサイクルに正常
データを書き込めば、今度は正常に動作することから、
一般にソフトエラーとよばれる。
データを書き込めば、今度は正常に動作することから、
一般にソフトエラーとよばれる。
次に、このソフトエラーの起こる原因を第！！図を用い
て説明する。
て説明する。
ＧａＡｌ 基板内に入射した放射線は、停止するまでに
基板内を数十μｍ通過するが、停止するまでにその径路
に沿って多数の電子・正孔対を生成する。生成された電
子・正孔対の内、基板（１）内で生成された電子及び正
孔は拡散運動によって基板（１）内を移動し、一部は再
結合してしまうが、一部の電子は基板表面のｎ型領域に
注入される。いま、Ｎ１が高電位、Ｎ２が低電位になっ
ておシ、放射線によって生成された電子が拡散によって
Ｎｏｏｎ型領域（ロ）に注入されたとする。一般にＭＥ
ＳＦＥＴ において、ドレイン及びソースとしてのｎ型
拡散領域の容量は、基板との高の接合容態のみであり、
極めて小さな値しかもたない。
基板内を数十μｍ通過するが、停止するまでにその径路
に沿って多数の電子・正孔対を生成する。生成された電
子・正孔対の内、基板（１）内で生成された電子及び正
孔は拡散運動によって基板（１）内を移動し、一部は再
結合してしまうが、一部の電子は基板表面のｎ型領域に
注入される。いま、Ｎ１が高電位、Ｎ２が低電位になっ
ておシ、放射線によって生成された電子が拡散によって
Ｎｏｏｎ型領域（ロ）に注入されたとする。一般にＭＥ
ＳＦＥＴ において、ドレイン及びソースとしてのｎ型
拡散領域の容量は、基板との高の接合容態のみであり、
極めて小さな値しかもたない。
従って各ｎ型領域に蓄積される電荷鳳も極めて小さな値
にしかならない。いま、ｎ型領域が高電位であるときの
蓄８１１ＩｉＥ荷鳳を。卸、低電位になったときの蓄積
電荷量をＱ （Ｌ）とすると、一般にＱ（Ｌ）＞Ｑ＠ が成ル立っ、この２状態の蓄積電荷量の差をＱ ｃｒｉ
ｔｍＱ（Ｌ）−Ｑ＠− とすれば、放射線の入射によってｎ型領域（ロ）、■及
び基板（υ内で生成され、拡散によってｎ型領域内に注
入された電荷Ｑａｄ）５ Ｑａ 〉Ｑｃｒｉｔ という関係を満足すれば、今まで高電位であったｎ型領
域は一時的に低電位、或いはそれ以下の電位にまで下が
る。高電位であったＮ１の電位が下がシ、Ｎ２の電位よ
シも低くなった楊合薔ζは、ラッチの反転が起こシ、そ
れまでの記憶情報が反転する。
にしかならない。いま、ｎ型領域が高電位であるときの
蓄８１１ＩｉＥ荷鳳を。卸、低電位になったときの蓄積
電荷量をＱ （Ｌ）とすると、一般にＱ（Ｌ）＞Ｑ＠ が成ル立っ、この２状態の蓄積電荷量の差をＱ ｃｒｉ
ｔｍＱ（Ｌ）−Ｑ＠− とすれば、放射線の入射によってｎ型領域（ロ）、■及
び基板（υ内で生成され、拡散によってｎ型領域内に注
入された電荷Ｑａｄ）５ Ｑａ 〉Ｑｃｒｉｔ という関係を満足すれば、今まで高電位であったｎ型領
域は一時的に低電位、或いはそれ以下の電位にまで下が
る。高電位であったＮ１の電位が下がシ、Ｎ２の電位よ
シも低くなった楊合薔ζは、ラッチの反転が起こシ、そ
れまでの記憶情報が反転する。
また、Ｎｌの電位が低くなり、Ｎｚと同電位になった場
合には、ラッチは不安定な状態−となシ、極く僅かのノ
イズ等によっても容おに反転してしまう。
合には、ラッチは不安定な状態−となシ、極く僅かのノ
イズ等によっても容おに反転してしまう。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、基板上でＦＥＴが形成される領域
の下部に、 ＦＥＴのドレイン−チャネル・ソースの各
領域を取シ囲むように、この８領域とは異なる導電性の
不純物を１０！７〜１ ｇ１９が程度の濃度でイオン注
入し、放射線が基板内に入射したことによシ生成された
電荷が、上記ａ領域に注入するのを防止でき、更にドレ
イン領域との間にジャンクレヨン容量を形成することに
よってノードの容量を増大させ、ソフトエラーを防止す
ることができる構造を提供することを目的として−る。
めになされたもので、基板上でＦＥＴが形成される領域
の下部に、 ＦＥＴのドレイン−チャネル・ソースの各
領域を取シ囲むように、この８領域とは異なる導電性の
不純物を１０！７〜１ ｇ１９が程度の濃度でイオン注
入し、放射線が基板内に入射したことによシ生成された
電荷が、上記ａ領域に注入するのを防止でき、更にドレ
イン領域との間にジャンクレヨン容量を形成することに
よってノードの容量を増大させ、ソフトエラーを防止す
ることができる構造を提供することを目的として−る。
以下、ヒの発明の一実施例を図について説明する。第８
図において、（１）はＧ！ｌＡｓ の半導体基板を表
わし、Ｏル及び（２）、（２）及び（イ）、に）及び（
２）はそれぞれＦＥＴのドレイン電極、ゲート電極、ソ
ース電極を表わし、０４及び（財）、（ト）及び曽はそ
れぞれＦＥＴのドレイン電極及びソースＩＩＩＥ極に接
触して形成されたドレイン領域、ソース領域を表わし、
（２）及び−はゲー）１１Ｅ極に接触して形成されたチ
ャネル領域を表わす、また、勤及び（転）は、ＦＥＴの
ドレイン領域、チャネル領域、ソース領域を取シ囲むよ
うに形成された上記８領域とは異った導電性を有する領
域である。ソフトエラーは、放射線が基板内に入射した
ととによって生成された電荷が、ＦＥＴの活性領域に注
入されることによって庄じる。活性領域がｎ型の場合に
は、電子の注入によりて誤動作が引き起こされる。この
発明は、 ＦＥＴの活性領域を取シ囲むよう暑ζ高濃度
（１，１７〜１０ ” ａｌ−” ）のＰ副領域を形成
し、基板から拡散してきた電子がｎ型の活性領域ｉこ到
達する以１［１ｆこ、Ｐ型領域内で再結合し、活性領域
に注入されない構造を提供するものである。
図において、（１）はＧ！ｌＡｓ の半導体基板を表
わし、Ｏル及び（２）、（２）及び（イ）、に）及び（
２）はそれぞれＦＥＴのドレイン電極、ゲート電極、ソ
ース電極を表わし、０４及び（財）、（ト）及び曽はそ
れぞれＦＥＴのドレイン電極及びソースＩＩＩＥ極に接
触して形成されたドレイン領域、ソース領域を表わし、
（２）及び−はゲー）１１Ｅ極に接触して形成されたチ
ャネル領域を表わす、また、勤及び（転）は、ＦＥＴの
ドレイン領域、チャネル領域、ソース領域を取シ囲むよ
うに形成された上記８領域とは異った導電性を有する領
域である。ソフトエラーは、放射線が基板内に入射した
ととによって生成された電荷が、ＦＥＴの活性領域に注
入されることによって庄じる。活性領域がｎ型の場合に
は、電子の注入によりて誤動作が引き起こされる。この
発明は、 ＦＥＴの活性領域を取シ囲むよう暑ζ高濃度
（１，１７〜１０ ” ａｌ−” ）のＰ副領域を形成
し、基板から拡散してきた電子がｎ型の活性領域ｉこ到
達する以１［１ｆこ、Ｐ型領域内で再結合し、活性領域
に注入されない構造を提供するものである。
また、メモリセルのラッチの誤動作を防ぐためには、ラ
ッチのノードＮ１．Ｎ２の付加容量を大きくすれば、た
とえ高電位側のノードに電子が注入されても、電位降下
は小さくてすみ、ラッチが反転するのを防ぐことができ
る。この発明は、ＦＥＴ０ｎ型活性領域の下部に１０１
７〜ｌ Ｑ １’ ｃｌｉ’程度の高濃度のＰ副領域を
形成し、ｎ型活性領域との間に形成されるジャンクレヨ
ン容量をＦＥＴの各ノードに付加することによシ、ノー
ドの容ｉを増大させ、放射線の入射による電位降下をお
さえ、ＦＥＴの誤創作を防ぐものである。
ッチのノードＮ１．Ｎ２の付加容量を大きくすれば、た
とえ高電位側のノードに電子が注入されても、電位降下
は小さくてすみ、ラッチが反転するのを防ぐことができ
る。この発明は、ＦＥＴ０ｎ型活性領域の下部に１０１
７〜ｌ Ｑ １’ ｃｌｉ’程度の高濃度のＰ副領域を
形成し、ｎ型活性領域との間に形成されるジャンクレヨ
ン容量をＦＥＴの各ノードに付加することによシ、ノー
ドの容ｉを増大させ、放射線の入射による電位降下をお
さえ、ＦＥＴの誤創作を防ぐものである。
なお、上記実施例では、 ＭＥＳＦＩＩＴ に適用し
た場合の例を示したが、本発明はＷＩｔ極部分の構造に
は依存しないので、ＭＯＳＦＥＴ に対しても適用でき
る。
た場合の例を示したが、本発明はＷＩｔ極部分の構造に
は依存しないので、ＭＯＳＦＥＴ に対しても適用でき
る。
また、本発明の他の実施例として、メサ型のλ（ＥＳＦ
ＥＴ に適用した例を第４因に示す、製造方法に若干の
違いはあるものの、メサ型に対しても同様に適用できる
。また、上記実施例ではｎチャネル素子について説明し
たが、各領域の導電性及び各電極への印加電圧の符号を
全て逆にすれば、Ｐチャネル素子に対しても同様に適用
で偽る。
ＥＴ に適用した例を第４因に示す、製造方法に若干の
違いはあるものの、メサ型に対しても同様に適用できる
。また、上記実施例ではｎチャネル素子について説明し
たが、各領域の導電性及び各電極への印加電圧の符号を
全て逆にすれば、Ｐチャネル素子に対しても同様に適用
で偽る。
以上のように、この発明によれば、ＦＥＴのドレイン領
域、チャネル領域、ソース領域を取ル囲むように、上記
８領域とは異なる導電性をもつ領域を形成したので、放
″射線が基板内に入射したことによって生成された電荷
が、基板内を拡散して上記８領域に注入されるのを防ぐ
ことができ、また、上記８領域との間に新たにジャンク
レヨン容量が付加され、メモリセルのラッチ部分の蓄積
容量を大きくすることができるので、集私回路に放射線
が入射したことによって生じるソフトエラーな防止する
ことができる。
域、チャネル領域、ソース領域を取ル囲むように、上記
８領域とは異なる導電性をもつ領域を形成したので、放
″射線が基板内に入射したことによって生成された電荷
が、基板内を拡散して上記８領域に注入されるのを防ぐ
ことができ、また、上記８領域との間に新たにジャンク
レヨン容量が付加され、メモリセルのラッチ部分の蓄積
容量を大きくすることができるので、集私回路に放射線
が入射したことによって生じるソフトエラーな防止する
ことができる。
第１図はスタティックＲＡＭのメモリ士ルＯ回路図、第
２図は従来のＧａＡｓ ＦＥＴの構造を示す断面図、
Ｉ！８図はこの発明の一実施例によるＧ１Ａｓ ＦＥＴ
の構造を示す断面図、１１１４図はこの発明の他の実施
例によるＧａＡｓ ＦＥＴの構造を示す断面図である。 （１）・・・ＧａＡｓ 半導体基板、（２）、＠・・
・ドレイン電極、（財）、＠・・・ゲート電極、曽、＠
・・・ソース電極、（ロ）。 （財）・・・ドレイン領域、ａ！、（２）・・・ソース
領域、（至）、曽・・・チャネル領域、（財）、＠・・
・ドレイン領域、チャネル領域、ソース領域と異なる導
電性をもつ領域なお、図中、同一符号は同一、又は相当
部分を示す。 代理人 葛野信− 第１図 νＪ 手続補正書（自発λ 特許庁長官殿 １、事件の表示 特願昭５７−１１００７号２、
発明の名称 半導体集積回路 ３、補正をする者 ６、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正のＦＦ３谷 明細書中帛４頁帛１６行にｒ ＤＡＴＡ線又はＤＡＴＡ
線」とあるのをｒＤＡＴＡ線又はＤＡＴＡ線」と訂正す
る。 以 上
２図は従来のＧａＡｓ ＦＥＴの構造を示す断面図、
Ｉ！８図はこの発明の一実施例によるＧ１Ａｓ ＦＥＴ
の構造を示す断面図、１１１４図はこの発明の他の実施
例によるＧａＡｓ ＦＥＴの構造を示す断面図である。 （１）・・・ＧａＡｓ 半導体基板、（２）、＠・・
・ドレイン電極、（財）、＠・・・ゲート電極、曽、＠
・・・ソース電極、（ロ）。 （財）・・・ドレイン領域、ａ！、（２）・・・ソース
領域、（至）、曽・・・チャネル領域、（財）、＠・・
・ドレイン領域、チャネル領域、ソース領域と異なる導
電性をもつ領域なお、図中、同一符号は同一、又は相当
部分を示す。 代理人 葛野信− 第１図 νＪ 手続補正書（自発λ 特許庁長官殿 １、事件の表示 特願昭５７−１１００７号２、
発明の名称 半導体集積回路 ３、補正をする者 ６、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正のＦＦ３谷 明細書中帛４頁帛１６行にｒ ＤＡＴＡ線又はＤＡＴＡ
線」とあるのをｒＤＡＴＡ線又はＤＡＴＡ線」と訂正す
る。 以 上
Claims (1)
- 【特許請求の範囲】 （１）半絶縁性基板上に形成した半導体集積回路におい
て、第１の導電性を有する不純物を１０１１〜１０１９
１′３程度の濃度に注入・拡散させて形成した第１の領
域と、この第１の領域を取）囲むように、第１の導電性
とは異なる第２の導電性の不純物を１０１７〜ＩＱ”
［’程度の濃度に注入・拡散させて形成した第２の領域
とを有することを特徴とする半導体集積回路。 （２〉半絶縁性基板上にＦＥＴを形成したととを特徴と
する特許請求の範囲第１項記載の半導体集積回路。 （３）第１の領域が、フリップ・フロップ回路の交差接
続されたノードとして使用されることを特徴とする特許
の請求範囲第１項記載の半導体＃ｌ積回路。 （４）第１の領域が電荷蓄徴領域として使用されること
を特徴とする特許の請求範囲第１項記載の半導体集積回
路。 （５）半絶縁性基板として半絶縁性砒化ガリウム基板を
用いたことを特徴とする特許の請求範囲第１項記載の半
導体集積回路。 （６）第２の領域は第１の領域の周囲の全部又は一部を
取シ囲むように形成された迷とを特徴とする特許請求の
範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032007A JPS58148451A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57032007A JPS58148451A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58148451A true JPS58148451A (ja) | 1983-09-03 |
Family
ID=12346815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57032007A Pending JPS58148451A (ja) | 1982-02-26 | 1982-02-26 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148451A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222271A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
| JPS63302535A (ja) * | 1987-06-03 | 1988-12-09 | Mitsubishi Electric Corp | ガリウム砒素集積回路 |
| JPH01173655A (ja) * | 1987-12-28 | 1989-07-10 | Toshiba Corp | 接合型電界効果トランジスタ |
| US4951114A (en) * | 1988-12-05 | 1990-08-21 | Raytheon Company | Complementary metal electrode semiconductor device |
| US4954866A (en) * | 1987-09-24 | 1990-09-04 | Hitachi, Ltd. | Semiconductor integrated circuit memory |
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-
1982
- 1982-02-26 JP JP57032007A patent/JPS58148451A/ja active Pending
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