JPH01173655A - 接合型電界効果トランジスタ - Google Patents
接合型電界効果トランジスタInfo
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- JPH01173655A JPH01173655A JP32978487A JP32978487A JPH01173655A JP H01173655 A JPH01173655 A JP H01173655A JP 32978487 A JP32978487 A JP 32978487A JP 32978487 A JP32978487 A JP 32978487A JP H01173655 A JPH01173655 A JP H01173655A
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- 108091006146 Channels Proteins 0.000 claims abstract description 29
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、Ｐ型埋込層に改良を加えた電界効果トランジ
スタに関する。
スタに関する。
（従来の技術）
従来ＧａＡｓ基板上に作成されるショットキー接合型電
界効果トランジスタ（ＭＥＳＦＥＴ）は、半絶縁性基板
上にイオン注入又はエピタキシャル成長によってｎ型不
純物層の動作層を形成する事によって作られて来た。し
かし、この様ψＦＥＴではゲート長をサブミクロン領域
まで短（すると、基板側へのドレイン電流の流れ込みに
より電流駆動能力（Ｋ値）の低下や閾値電圧（Ｖ ｔｈ
）のシフトなどの謂ゆる短チヤネル効果がおこり、ＦＥ
Ｔ特性が劣化するという問題があった。
界効果トランジスタ（ＭＥＳＦＥＴ）は、半絶縁性基板
上にイオン注入又はエピタキシャル成長によってｎ型不
純物層の動作層を形成する事によって作られて来た。し
かし、この様ψＦＥＴではゲート長をサブミクロン領域
まで短（すると、基板側へのドレイン電流の流れ込みに
より電流駆動能力（Ｋ値）の低下や閾値電圧（Ｖ ｔｈ
）のシフトなどの謂ゆる短チヤネル効果がおこり、ＦＥ
Ｔ特性が劣化するという問題があった。
そこで、チャネル領域部の下部にＰ型の不純物層（以下
Ｐ型バッファ層と呼ぶ）を持つ事によって、ドレイン電
流の基板側への流れ込みを抑える構造のＦＥＴ （以下
Ｐ埋め込み型ＦＥＴと呼ぶ）が提案されている。
Ｐ型バッファ層と呼ぶ）を持つ事によって、ドレイン電
流の基板側への流れ込みを抑える構造のＦＥＴ （以下
Ｐ埋め込み型ＦＥＴと呼ぶ）が提案されている。
高く設定した場合にはｎ型のチャネル領域との間１：
Ｐ −ｎ接合に起因する容量を作ってしまい、この容量
と、チャネル領域やゲート電極間の容量等が合わさって
ソース・ゲート間容量（Ｃｇｓ）となり、ｇｍ／２πＣ
ｇｓで表わされる遮断周波数を低下させ、高速化への障
害となる。従って、短チヤネル効果の抑制と高速化を同
時に達成するには、従来このＰ型バッファ層は、ｎ型チ
ャネル領域とのＰ−ｎ接合によって、Ｐ型バッファ層内
が空乏化される様にＰ型バッファＦｇＩ内のアクセプタ
ー濃度を予め少なめに規定して設けられていた。この時
の空乏化に伴って、Ｐ型バッファ層とｎ型チャネル領域
間のこの接合容量は小さく抑える事ができた。
Ｐ −ｎ接合に起因する容量を作ってしまい、この容量
と、チャネル領域やゲート電極間の容量等が合わさって
ソース・ゲート間容量（Ｃｇｓ）となり、ｇｍ／２πＣ
ｇｓで表わされる遮断周波数を低下させ、高速化への障
害となる。従って、短チヤネル効果の抑制と高速化を同
時に達成するには、従来このＰ型バッファ層は、ｎ型チ
ャネル領域とのＰ−ｎ接合によって、Ｐ型バッファ層内
が空乏化される様にＰ型バッファＦｇＩ内のアクセプタ
ー濃度を予め少なめに規定して設けられていた。この時
の空乏化に伴って、Ｐ型バッファ層とｎ型チャネル領域
間のこの接合容量は小さく抑える事ができた。
しかし、チャネル長がサブミクロンオーダーになると逆
にこの程度のアクセプター濃度では短チヤネル効果は十
分に抑えきれない事が判った。
にこの程度のアクセプター濃度では短チヤネル効果は十
分に抑えきれない事が判った。
（発明が解決しようとする問題点）
従来の接合型電界効果型トランジスタでは、チャネル長
の短いものについては、短チヤネル効果を来たす事なく
、高速性を達成する事はできなかった。
の短いものについては、短チヤネル効果を来たす事なく
、高速性を達成する事はできなかった。
本発明は、上記問題点に鑑み、成されたもので、サブミ
クロン以下にチャネル長を縮めても短チヤネル効果を起
こすことなく、かつ高速性に適した接合型電界効果トラ
ンジスタを提供する事を目的とする。
クロン以下にチャネル長を縮めても短チヤネル効果を起
こすことなく、かつ高速性に適した接合型電界効果トラ
ンジスタを提供する事を目的とする。
［発明の構成］
（問題点を解決するための手段）
本発明°は上記目的を達成する為に、半絶縁性基板上に
形成されるｎ型チャネル領域下部にＰ型不純物層を有す
る接合型電界効果トランジスタにおいて前記Ｐ型不純物
アクセプターとホールが共に存在して電気的に中性であ
る中性領域が存在する事を特徴とする接合形電界効果ト
ランジスタを提供する。
形成されるｎ型チャネル領域下部にＰ型不純物層を有す
る接合型電界効果トランジスタにおいて前記Ｐ型不純物
アクセプターとホールが共に存在して電気的に中性であ
る中性領域が存在する事を特徴とする接合形電界効果ト
ランジスタを提供する。
（作 用）
本発明によれば、Ｐ型バッファ層中のアクセプター濃度
を意図的に高めて、この層とｎ型チャネル領域との成す
Ｐ−ｎ接合によりＰ型バッファ層中を、アクセプター濃
度とホールが固定度混在して電気的に中性化される中性
領域にしている。
を意図的に高めて、この層とｎ型チャネル領域との成す
Ｐ−ｎ接合によりＰ型バッファ層中を、アクセプター濃
度とホールが固定度混在して電気的に中性化される中性
領域にしている。
従って、ｎ型チャネル領域とＰ型バッファ層間のポテン
シャルの差を大きくでき、ｎ型チャネル領域下部に高い
電位障壁を形成でき、効果的に短チヤネル効果を防ぐ事
ができる。さらに、チャネル長を短くした際には、ここ
でのＰ−ｎ接合の単位面積当りの接合容量が大きくなる
にもかかわらず、チャネル長の短縮に伴って接合面積が
低下する事によりｎ型チャネル領域とＰ型バッファ層間
の接合容量を低下でき、結果的にＣｇｓを小さく抑えて
高速性を達成できる。
シャルの差を大きくでき、ｎ型チャネル領域下部に高い
電位障壁を形成でき、効果的に短チヤネル効果を防ぐ事
ができる。さらに、チャネル長を短くした際には、ここ
でのＰ−ｎ接合の単位面積当りの接合容量が大きくなる
にもかかわらず、チャネル長の短縮に伴って接合面積が
低下する事によりｎ型チャネル領域とＰ型バッファ層間
の接合容量を低下でき、結果的にＣｇｓを小さく抑えて
高速性を達成できる。
（実施例）
本発明の詳細を実施例を用いて説明する。
第１図は、本発明の一実施例に係るＧａＡａＭＥＳＦＥ
Ｔである。このＭＥＳＦＥＴは、チャネル舎領域とソー
ス・ドレイン領域間にこれらの中間濃度の不純物層を持
っＬＤＤ構造のものである。（１）は半絶縁性のＧａＡ
ａ基板、（２）はアクセプターとなるＢｅイオンを加速
電圧６０ＫｅＶ。
Ｔである。このＭＥＳＦＥＴは、チャネル舎領域とソー
ス・ドレイン領域間にこれらの中間濃度の不純物層を持
っＬＤＤ構造のものである。（１）は半絶縁性のＧａＡ
ａ基板、（２）はアクセプターとなるＢｅイオンを加速
電圧６０ＫｅＶ。
ピーク濃度５．５Ｘ １０１６ｃｍ−３の条件にてイオ
ン注入して設けられるＰ型バッファ層、（３）はドナー
となるＳｉイオンを加速電圧５０ＫｅＶ、 ドーズ量
３．５Ｘ １０ ’ｃｍ−２の条件でイオン注入して設
けられるｎ型のチャネル領域、（４）は同様にＳｉイオ
ンを加速電圧５０ＫｅＶ、 ドーズ量７ Ｘ １０１
２ｃｍ−２の条件でイオン注入して設けられるｎ型の中
間濃度層、（５１） 、 （５２）はＳｉイオンを加速
電圧１２０ＫｅＶ、 ドーズ量３ Ｘ １０ ”ｃｍ
−２０） 条件でイオン注入して設けられるｎ 型のソ
ース・ドレイン領域である。また、（８）は窒化タング
ステンのショットキーゲート電極であり、（７ｉ ）
、（７２）は夫々ＡｕＧｅから成るソース中ドレイン電
極である。
ン注入して設けられるＰ型バッファ層、（３）はドナー
となるＳｉイオンを加速電圧５０ＫｅＶ、 ドーズ量
３．５Ｘ １０ ’ｃｍ−２の条件でイオン注入して設
けられるｎ型のチャネル領域、（４）は同様にＳｉイオ
ンを加速電圧５０ＫｅＶ、 ドーズ量７ Ｘ １０１
２ｃｍ−２の条件でイオン注入して設けられるｎ型の中
間濃度層、（５１） 、 （５２）はＳｉイオンを加速
電圧１２０ＫｅＶ、 ドーズ量３ Ｘ １０ ”ｃｍ
−２０） 条件でイオン注入して設けられるｎ 型のソ
ース・ドレイン領域である。また、（８）は窒化タング
ステンのショットキーゲート電極であり、（７ｉ ）
、（７２）は夫々ＡｕＧｅから成るソース中ドレイン電
極である。
この時のＦＥＴのゲート電極（６）からＧａＡｓ基板（
１）にかけてのホール濃度分布を試算したのが第２図で
ある。ドナーであるＳｉが０．０４μ■でピーク濃度に
なる様に分布している。また、アクセプターであるＢｅ
が０．２５μｍ付近でピーク濃度になる様に分布してい
る。この際、ドナー濃度がアクセプター濃度より高くな
る所をｎ型チャネル領域、これとは逆の所をＰ型バッフ
ァ層としているので、Ｐ型バッファ層は、０．ｌ１μｍ
−０，４μｍに存在していると言える。このうち、０
．２５μＩ〜０．４μＩでは、１０％程度の濃度差はあ
るものの、マイナスにイオン化されたＢｅとプラスの電
荷を持つホールとが混在して電気的に中性化された謂ゆ
る中性領域（斜線の部分）となっている。
１）にかけてのホール濃度分布を試算したのが第２図で
ある。ドナーであるＳｉが０．０４μ■でピーク濃度に
なる様に分布している。また、アクセプターであるＢｅ
が０．２５μｍ付近でピーク濃度になる様に分布してい
る。この際、ドナー濃度がアクセプター濃度より高くな
る所をｎ型チャネル領域、これとは逆の所をＰ型バッフ
ァ層としているので、Ｐ型バッファ層は、０．ｌ１μｍ
−０，４μｍに存在していると言える。このうち、０
．２５μＩ〜０．４μＩでは、１０％程度の濃度差はあ
るものの、マイナスにイオン化されたＢｅとプラスの電
荷を持つホールとが混在して電気的に中性化された謂ゆ
る中性領域（斜線の部分）となっている。
このＦＥＴをタイプＩと以下呼ぶ。一方、第３図は、Ｂ
ｅのピーク濃度を２．５Ｘ １０１６／ｍにした場合の
ＦＥＴのホールの濃度分布を第２図と同様のパラメータ
ーで示したもので、こちらはＢｅの濃度に比べてホール
の濃度が３桁程度小さくＰ型バッファ層（２）が完全に
空乏化している事がわかる。このＦＥＴを以下タイプ■
と呼ぶ。
ｅのピーク濃度を２．５Ｘ １０１６／ｍにした場合の
ＦＥＴのホールの濃度分布を第２図と同様のパラメータ
ーで示したもので、こちらはＢｅの濃度に比べてホール
の濃度が３桁程度小さくＰ型バッファ層（２）が完全に
空乏化している事がわかる。このＦＥＴを以下タイプ■
と呼ぶ。
この２つのＦＥＴとさらにＢｅのピーク濃度が１．３５
Ｘ １０１６／ｃｎｉにしたＦＥＴ （このＦＥＴをタ
イプ■と呼ぶ）のに値のゲート長依存性を夫々第４図に
示す。これらのＦＥＴはソース・ドレイン領域をゲート
電極に自己整合して形成するのでゲート長はチャネル長
に等しいとして以下の説明を行う。
Ｘ １０１６／ｃｎｉにしたＦＥＴ （このＦＥＴをタ
イプ■と呼ぶ）のに値のゲート長依存性を夫々第４図に
示す。これらのＦＥＴはソース・ドレイン領域をゲート
電極に自己整合して形成するのでゲート長はチャネル長
に等しいとして以下の説明を行う。
これら３タイプのＦＥＴのチャネル領域及びＰ型バッフ
ァ層夫々のピーク濃度とこれらの関係によって形成され
る中性領域の有無の関係を第１表に示しておく。
ァ層夫々のピーク濃度とこれらの関係によって形成され
る中性領域の有無の関係を第１表に示しておく。
第 １ 表
第４図から判る様に、どのＦＥＴも１．０μｍのゲート
長でに値の低下はないものの、タイプ■や特にタイプ■
では、ゲート長０．８μｍ以下でに値の低下が起き、短
チヤネル効果を来たしてしまう。
長でに値の低下はないものの、タイプ■や特にタイプ■
では、ゲート長０．８μｍ以下でに値の低下が起き、短
チヤネル効果を来たしてしまう。
従って、タイプＩのＦＥＴはゲート長り、０μｍ以下特
に０，８μｍ以下でもに値の低下は起きない。
に０，８μｍ以下でもに値の低下は起きない。
さらにタイプＩは、ゲート長０．５μＩでに値のピーク
値を達、成できるので、図には示していないが、０．５
μｍ以下の短いゲート長のＦＥＴに対しても短チヤネル
効果を抑える事が可能である。
値を達、成できるので、図には示していないが、０．５
μｍ以下の短いゲート長のＦＥＴに対しても短チヤネル
効果を抑える事が可能である。
次にこの３者のＣｇｓの単位ゲート幅当りのゲート長依
存性を第５図に示す。１．０μ口より大きい長ゲート領
域で、Ｐ型バッファ層中に中性領域を持つタイプＩのＦ
ＥＴの方がＣｇｓが大きいが、ゲート長が短縮されるに
つれ、３者の差が縮小している事がわかる。これは、本
願発明の一実施例であるタイプ′工の様なＦＥＴでは、
Ｐ型バッファ層のアクセプター濃度が、ｎ型チャネル領
域に比べて高い為に、Ｐ型バッファ層とｎ型チャネル領
域間の単位接合面積当りの接合容量は、従来のＰ型バッ
ファ層か空乏化されたＰ埋込み型ＦＥＴに比べて大きい
が、しかしゲート長が短くなると共に、ｎ型チャネル領
域とＰ型バッファ層間の接合面積も低下して結果的に接
合容量は小さくなる。この為、先述したＣｇｓ容量を小
さくできるのである。
存性を第５図に示す。１．０μ口より大きい長ゲート領
域で、Ｐ型バッファ層中に中性領域を持つタイプＩのＦ
ＥＴの方がＣｇｓが大きいが、ゲート長が短縮されるに
つれ、３者の差が縮小している事がわかる。これは、本
願発明の一実施例であるタイプ′工の様なＦＥＴでは、
Ｐ型バッファ層のアクセプター濃度が、ｎ型チャネル領
域に比べて高い為に、Ｐ型バッファ層とｎ型チャネル領
域間の単位接合面積当りの接合容量は、従来のＰ型バッ
ファ層か空乏化されたＰ埋込み型ＦＥＴに比べて大きい
が、しかしゲート長が短くなると共に、ｎ型チャネル領
域とＰ型バッファ層間の接合面積も低下して結果的に接
合容量は小さくなる。この為、先述したＣｇｓ容量を小
さくできるのである。
ＦＥＴの性能を示す指標として遮断周波数ｆｒ””
２ｙｒＣｇｓ ）で３者を比較したのが第６図である
。図かられかる様に長ゲート領域では、Ｐ型バッファ層
を空乏化したものが高いｆＴを持つが、１μｍ以下の短
ゲート領域では、中性領域が存在するタイプＩのＦＥＴ
の方が高いｆＴを持つ事が示される。
２ｙｒＣｇｓ ）で３者を比較したのが第６図である
。図かられかる様に長ゲート領域では、Ｐ型バッファ層
を空乏化したものが高いｆＴを持つが、１μｍ以下の短
ゲート領域では、中性領域が存在するタイプＩのＦＥＴ
の方が高いｆＴを持つ事が示される。
以上の事から、本願発明は、短ゲートのＦＥＴ例えばサ
ブミクロンオーダーのチャネル長を持つＦＥＴに有効で
あり、０．５μｍ程度のもにでも良く、従来このチャネ
ル長で達成できなかった大きなに値を得−る事ができる
。またこの際Ｐ型バッファ層に中性領域を形成する条件
として、例えば、Ｐ型バッファ層の不純物濃度のピーク
値を５．０×１０１６ｃｍ−３以上とすれば差し支えな
く、特に５．５×１０ ”’ｃｍ−３以上にすれば良好
である。
ブミクロンオーダーのチャネル長を持つＦＥＴに有効で
あり、０．５μｍ程度のもにでも良く、従来このチャネ
ル長で達成できなかった大きなに値を得−る事ができる
。またこの際Ｐ型バッファ層に中性領域を形成する条件
として、例えば、Ｐ型バッファ層の不純物濃度のピーク
値を５．０×１０１６ｃｍ−３以上とすれば差し支えな
く、特に５．５×１０ ”’ｃｍ−３以上にすれば良好
である。
尚、本発明はその主旨を逸脱しない範囲内で、種々変形
して実施する事ができる。
して実施する事ができる。
［発明の効果］
以上述べたように、本発明によれば、Ｐ埋め込み型ＦＥ
Ｔにおいて、Ｐ型バッファ層中に中性領域を存在させる
事によって、短チヤネル効果を来たす事なく高速性に適
したサブミクロンのチャネル長を持つＦＥＴを提供する
事ができる。
Ｔにおいて、Ｐ型バッファ層中に中性領域を存在させる
事によって、短チヤネル効果を来たす事なく高速性に適
したサブミクロンのチャネル長を持つＦＥＴを提供する
事ができる。
第１図′は、本発明の一実施例を示す断面図、第２図は
、本発明の一実施例を説明する図、第３図は、本発明の
一実施例と従来例の不純物及びホールの深さ方向分布を
示す図、 第４図は、本発明の一実施例と従来例のに値のゲート長
依存性を示す図、 第５図はζ本発明の一実施例と従来例のＣｇｓのゲート
長依存性を示す図、 第６図は、本発明の一実施例と従来例のＦｌのゲート長
依存性を示す図である。 １・・・半絶縁性のＧａＡｓ基板、 ２・・・Ｐ型バッファ層、３・・・チャネル領域、４・
・・中間濃度領域、
、本発明の一実施例を説明する図、第３図は、本発明の
一実施例と従来例の不純物及びホールの深さ方向分布を
示す図、 第４図は、本発明の一実施例と従来例のに値のゲート長
依存性を示す図、 第５図はζ本発明の一実施例と従来例のＣｇｓのゲート
長依存性を示す図、 第６図は、本発明の一実施例と従来例のＦｌのゲート長
依存性を示す図である。 １・・・半絶縁性のＧａＡｓ基板、 ２・・・Ｐ型バッファ層、３・・・チャネル領域、４・
・・中間濃度領域、
Claims (3)
- （１）半絶縁性基板上に形成されるｎ型チャネル領域下
部にＰ型不純物層を有する接合型電界効果トランジスタ
において前記Ｐ型不純物層中にアクセプターとホールが
共に存在して電気的に中性化された中性領域が設けられ
た事を特徴とする接合型電界効果トランジスタ。 - （２）前記ｎ型チャネル領域のチャネル長は１μｍ以下
であってかつ、前記Ｐ型不純物層のアクセプター濃度を
５×１０＾１＾６ｃｍ＾−＾３以上とする事を特徴とす
る特許請求の範囲第１項記載の接合型電界効果トランジ
スタ。 - （３）前記ｎ型チャネル領域のチャネル長は０．５μｍ
以下であってかつ、前記Ｐ型不純物層のアクセプター濃
度を ５．５Ｘ１０＾１＾６ｃｍ＾−＾３以上とする事
を特徴とする特許請求の範囲第１項記載の接合型電界効
果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32978487A JPH01173655A (ja) | 1987-12-28 | 1987-12-28 | 接合型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32978487A JPH01173655A (ja) | 1987-12-28 | 1987-12-28 | 接合型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01173655A true JPH01173655A (ja) | 1989-07-10 |
Family
ID=18225226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32978487A Pending JPH01173655A (ja) | 1987-12-28 | 1987-12-28 | 接合型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01173655A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148451A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS58148465A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6281767A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Ltd | 電界効果トランジスタ |
-
1987
- 1987-12-28 JP JP32978487A patent/JPH01173655A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58148451A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPS58148465A (ja) * | 1982-02-26 | 1983-09-03 | Mitsubishi Electric Corp | 半導体装置 |
| JPS6281767A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Ltd | 電界効果トランジスタ |
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