JPS6281767A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電界効果トランジスタに係り、特にα線耐性
を向上し得る電界効果トランジスタに関する。

〔発明の背景〕

従来のＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔの代表的な素子
構造を第２図に示す。半絶縁性ＧａＡｓ基板１内に、ｎ
型能動層２、ｎ＋ソース、ドレイン領域３，４が設けら
れ、その上にソース電極５、ドレイン電極６、ゲート電
極７が設けられている。半絶縁性基板を用いるのは、素
子の対基板間容量を低減し。

素子の高速化を図るためである。半絶縁性基板上に直接
作製した素子は、すでに公知であり、アール・シー・エ
デン（Ｒ，Ｃ，Ｅｄｅｎ）によるプロスイーディング　
オブ　アイ・イー・イー・イー（Ｐｒｏｃ。

ＩＥＥＥ）　７０巻、ナンバー１．５〜１２頁（１９８
２年１月）の他、多数の文献に記載されている。

ところが、半絶縁性基板上に直接作製した素子はα線に
特に弱いことを本発明者らは見出した。

すなわち、このような素子を用いて構成したＳＲＡＭ（
スタティック　ランダム　アクセス　メモリ）は、α線
が入射するたびに、保持された記憶情報が破壊される（
ソフト・エラー）。このようなソフト・エラーは、１９
７９年にティー・シー・メイ（Ｔ、Ｃ，Ｍａｙ）とエム
ーｘイチ・ウッズ（Ｍ、Ｈ。

υｏｏｄｓ）によりＳｉデバイスにおいて初めて見出さ
れた（アイ・イー・イー・イー　トランザクション　オ
ブ　エレクトロン　デバイス（ＩＥＥＥ　Ｔｒａｎｓ。

Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅ）　ＨＤ−２６，２
頁、１９７９年）。

Ｓｉデバイスにおけるソフト・エラーの発生機構は、通
常法のように考えられている。記憶情報は、ＤＲＡＭ　
（ダイナミック　ランダム　アクセス　メモリ）の場合
、メモリセルに配された容量に蓄積される電荷量によっ
て、またＳＲＡＭの場合、メモリセル中のノード（節）
の電位の高低によって保持される。これらのメモリセル
にα線が入射すると、α線のＳｉ基板中の飛跡に沿って
、約１０”個の電子と正孔の対が発生し、これらのキャ
リアが基板内を拡散あるいはドリフトして、上記容量や
ノードに流入する。そのために、容量に蓄積される電荷
量やノードの電位が大きく変動１２゜保持されていた記
憶情報が破壊される。上述した半絶縁性基板上に直接作
製したＭＥＳＦＥＴを用いて構成したＳＲＡＭにおいて
も、同様の機構でソフト・エラーが発生するものと考え
られる。

ここで銘記すべきことは、Ｓｉデバイスにおいては、α
線の飛跡に沿って発生したキャリア対の総量が１０′個
であるとすれば、容量あるいはノードに流入する電荷の
総量は高々１６０ｆＣであり（発生したすべてのキャリ
アが流入した場合）、１日０ｆＣを越えることがないこ
とである。

ところが１本発明者らは半絶縁性基板上に直接作製した
ＧａＡｓＭ　Ｅ　Ｓ　Ｆ　Ｅ　Ｔのトーランジスタ動作
状態における測定を重ねた結果、次のような事実を見出
した。すなわち、Ｓｉデバイスと事情を異１、こして、
α線の入射により１．６０ｆＣの数倍の電荷量が発生し
、電極に流入したごとくみえるという事実である。この
ことは、半絶縁性基板上に直接作製したＧａＡｓＭ　Ｅ
　Ｓ　Ｆ　Ｅ　ＴはＳｉデバイスに比べてα線耐性が小
さいことを示し５、何らかのキャリア増倍機構が存在す
ることを示すものである。

〔発明の目的〕

本発明の目的は、α線耐性の大きい電界効果トランジス
タを提供することにある。

〔発明の概要〕

上述のキャリア増倍機構として、本発明各らは次のよう
な機構があることを見出した。α線の入射によって基板
中に発生する正孔による正の電荷と、電子による負の電
荷の総量は、いずれも１６０ｆＣで等量である。また、
ドレインに電圧を印加した状態では、ドレインに始まり
ソースに終る電気力線が走っており、これが発生したキ
ャリアのドリフトを促す。さらに、Ｇ　ａ、　Ａ　ｓ中
のキャリアのドリフト速度を決定する移動度は、電子の
方が正孔に比べて１０倍以上大きい。したがって、電子
が基板からドレイン側に完全に吸収された後も、基板中
に正孔が残留するという状態が生ずる。このため、基板
側の電子にとってのポテンシャル障壁が低くなり、ソー
ス側からの電子の注入が促進され、副次的な電流径路が
形成され、ドレイン側に新たな電流が流入するという機
構が働く。このようにして流入した電荷が１６０ｆＣの
数倍あり、キャリアの増倍現象として観測される。した
がって、このようなキャリアの増倍効果を抑制するため
には、正孔が基板中に残留しない状況、すなわち電子の
急速なドレイン側への流入を抑制し得る状況を作り出せ
ばよい。

この目的を達成するために、第１の半導体層と第２の半
導体層との間に、前記第２の半導体層中に存在する電子
にとりポテンシャル障壁となる第３の半導体層と前記第
２の半導体層中に存在する正孔にとりポテンシャル障壁
となる第４の半導体層とを少なくとも一層ずつ交１ｊに
積層した構造、もしくは前記電子および正孔の両者にと
りポテンシャル障壁となる第５の半導体層、のうち少な
くとも一方を有することを特徴とする。

このような構成を有することにより、第２の半導体層中
に発生する電子および正孔はそれぞれ、電子にとりポテ
ンシャル障壁となる第３の半導体層および正孔にとりポ
テンシャル障壁となる第４の半導体層、もしくは電子お
よび正孔の両者にとりポテンシャル障壁となる第５の半
導体層によって第１の半導体層に流入するのを妨げられ
る。したがって、第２の半導体層中に正孔のみが残留す
ることなく、電子・正孔とも残留し、時間の経過ととも
に両者は再結合し失われていく。このようにして、α線
の入射により発生するキャリアの増倍効果を抑制するこ
とができる。

以下、本発明を実施例を用いてより詳細に説明する。

〔発明の実施例〕

第１図は、本発明の一実施例の電界効果トランジスタの
断面図である。

本実施例の電界効果トランジスタでは、図に示すように
、ｎ型能動層１２あるいはｎ＋ソース、ドレイン領域１
３．１４（第１の半導体層）に隣接して、ｎ型能動層１
２あるいはｎ＋ソース、ドレイン領域１３．１４と半絶
縁性Ｇ　ａ　Ａ　ｓ基板１１（第２の半導体層）との間
に、半絶縁性Ｇ　ａ　Ａ　ｓ基板ｌｌ中に存在する電子
にとりポテンシャル障壁となるｎ型不純物ドープ層１８
（第３の半導体層）と、半絶縁性基板１１中に存在する
正孔にとりポテンシャル障壁となるｎ型不純物ドープ層
１９（第４の半導体層）とを有している。

第１図（ａ）に示した本実施例による素子構造のＡ−Ａ
’断面のバンド構造を第１図（ｂ）に示す。半絶縁性Ｇ
　ａ　Ａ　ｓ基板１１中に発生した電子２０は、電子に
とりポテンシャル障壁となるｎ型不純物ドープ層１８に
よってドレイン側に流入するのを妨げられ、また同時に
発生した正孔２１は、正孔にとりポテンシャル障壁とな
るｎ型不純物ドープ層１９によってソース側に流入する
のを妨げられる。したがって、基板中に正孔のみが残留
することなく、電子・正孔とも残留し、時間の経過とと
もに両者は再結合し失われていく。このようにして、α
線の入射により発生するキャリアの増倍効果を抑制する
ことができる。

第３図（、）〜（ｄ）は、第１図（ａ）に示した実施例
の電界効果トランジスタの製造工程を示す断面図である
。

まず、第３図（ａ）に示すように、半絶縁性Ｇ　ａ　Ａ
　ｓ基板１１にイオン打込み法によりｎ型不純物ドープ
層１８、ｎ型不純物ドープ層１９を形成する。

ｎ型不純物ドープ層１８のドープ不純物としては、Ｂｅ
、Ｍｇ、Ｃ，Ｚｎ等を用いることが可能で、打込みエネ
ルギーやドーズ量は、後で形成するｎ型能動層１２やｎ
＋ソース、ドレイン領域１３．１．４の形成条件に依存
するが、打込みエネルギーは通常７０〜３００ｋｅＶ、
ドーズ量はＩ　Ｘ　１０”　−Ｉ　Ｘ　１０１１０ｌ３
”の範囲内で選択する。ｎ型不純物ドープ層１９のイオ
ン打込みは、Ｓｉ、Ｓｅ、Ｓ等を用いることができ、打
込みエネルギーやドーズ量は、ｎ型不純物ドープ層１８
の形成条件に依存するが、打込みエネルギーは通常１０
０〜５００ｋｅＶ、ドーズ量は１×１０１１〜ＩＸ　１
０１３ｃｍ””の範囲内で選択する。

次に、第３図（ｂ）に示すように、半絶縁性Ｇ　ａ　Ａ
　ｓ基板１１にイオン打込み法によりｎ型能動層１２、
ｎ＋ソース、ドレイン領域１３．１４を形成する。

次いで、第３図（ｃ）に示すように、半絶縁性ＧａＡｓ
基板】１上に厚さ２０００人のＳｉｏ、膜２２を被着し
た後、７００〜８５０℃の温度で高温熱処理を行ない、
結晶性の改善とドープ不純物の活性化を行なう。

最後に、Ｓｉｏ、膜２２を除去し、通常のりフトオフ法
を用いてソース電極１５、ドレイン電極１６、ゲート電
極１８を形成する。

上記実施例では、能動層１２、ソース、ドレイン領域１
３．１４がｎ型であるために、正孔が基板１１中に残留
しキャリアの増倍がおこる。これと逆に。

能動層１２、ソース、ドレイン領域１３．１４をｐ型と
した場合には、キャリアの増倍効果は生じない。

なぜなら、正孔が基板中に残留するためにソース側から
の正孔の注入を抑止するからである。ところが、電極に
流入する総電荷量は、最大１４０ｆＣ程度あり、これは
α線により発生する総電荷量にほぼ等しく、ソフト・エ
ラーを回避するには依然大きい。

しかし、第１図（ａ）において、能動層１２．ソース、
ドレイン領域１３．１４をｐ型とし、半導体層１８と１
９とを入れ替えた構造、すなわちｎ型不純物ドープ層１
８をｎ型とし、ｎ型不純物ドープ層１９をｐ型とした場
合においても、電極に流入する総電荷量を低減すること
が可能である。なぜなら、前述のごとく、正孔にとりポ
テンシャル障壁となるｎ型不純物ドープ層によって正孔
はドレイン側に流入するのを妨げられ、また電子にとり
ポテンシャル障壁となるｐ型不純物ドープ層によって電
子は、ソース側に流入するのを妨げられるからである。

このように、第１図（ａ）に示す素子構造によれば、能
動層がｎ型である場合には、キャリアの増幅が抑えられ
、しかもさらに電極に流入する総電荷量をα線による発
生電荷量よりも抑えることができる。逆に、能動層がｐ
型である場合にも、流入する総電荷量をα線による発生
電荷量よりも抑えることができる。いずれにしても１本
実施例による素子構造によれば、α線耐性を大きくする
ことができる。

上記実施例においては、半絶縁性化合物半導体基板を用
いたが、その他の基板を用いても第１図（ｂ）に示した
バンド構造に類似した構造を実現できる。これを、以下
説明する。

（１）半絶縁性のＧａＡｓ等の化合物半導体基板１１の
代わりに、ｐ型の化合物半導体基板を用いる素子構造。

他の層の導電型は、上記実施例と同様である。

（２）基板１１の代わりにｐ型化合物半導体基板を用い
、ｎ型不純物ドープ層１９の代わりに、ｎ型不純物ドー
プ層１８およびｎ型基板よりは、ＩＮ八−Ｎｏｆの小さ
いｐ−不純物ドープ層を用いる素子構造。ここで、ＮＡ
はＰ−不純物ドープ層中のアクセプタ不純物濃度、ＮＤ
はＰ−不純物ドープ層中のドナー不純物濃度である。ｐ
〜不純物ドープ層とｎ型基板との間には、それらのフェ
ルミレベルの差ｋＴ　Ｑ　ｎｌ　（ＮＡ　−ＮＤ）／　
（ＮＡＳ　−ＮＤＳ）　ｌに等しい大きさの正孔にとっ
てのポテンシャル障壁ができる。

ここで、ｋはボルツマン定数、Ｔは素子の絶対温度、Ｎ
ＡＳはｎ型基板中のアクセプタ不純物濃度、ＮＤＳはＰ
型基板中のドナー不純物濃度である。

（３）基板１１の代わりにｎ型化合物半導体基板を用い
、ｎ型不純物ドープ層１９の代わりに、ｎ型基板よりは
１Ｎｏ−ＮＡ１の大きいｎ＋不純物ドープ層を用いる素
子構造。ここで、ＮＤはｎ＋不純物ドープ層中のドナー
不純物濃度、ＮＡはｎ＋不純物ドープ層中のアクセプタ
不純物濃度である。ｎ＋不純物ドープ層とｎ型基板との
間には、それらのフェルミレベルの差ｋＴＱｎｌ（Ｎｏ
−ＮＡ）／（ＮＤＳ　　ＮＡＳ）１に等しい大きさの正
孔ポテンシャル障壁ができる。ここで、ＮＤＳはｎ型基
板中のドナー不純物濃度、ＮＡＳはｎ型基板中のアクセ
プタ不純物濃度である。

第４図は本発明の別の実施例の電界効果トランジスタの
断面図である。ｎ型不純物ドープ層１９に隣接して電子
にとりポテンシャル障壁となる第２の半導体層であるｎ
型不純物ドープ層２３が形成しである。第２のｎ型不純
物ドープ層２３は、第１のｎ型不純物ドープ層１８、お
よびｎ型不純物ドープ層１９と同様に、イオン打込みと
その後の高温熱処理工程により形成する。ドープ不純物
としては、Ｂθ、Ｍｇ、Ｃ，Ｚｎ等を用いることができ
、打込みエネルギーやドーズ量は、ｎ型不純物ドープ層
１９の形成条件に依存するが、それぞれ通常１００〜６
００ｋａＶ、Ｉ　Ｘ　１０”〜Ｉ　Ｘ　１０”ｃｎｉ−
２の範囲内で選択する。高温熱処理は、通常７００〜８
５０℃の温度で行なう。

本実施例の素子構造によれば、基板１１中に発生した電
子は、電子にとりポテンシャル障壁となるｎ型不純物ド
ープ層１８．２３の２層の障壁によってトレイン側に流
入するのを妨げられ、第１図（ａ）に示す素子構造に比
べ、キャリアの増倍効果をさらに低減することができる
。

本実施例から容易に類推できるが、上記のｐ型不純物ド
ープ層、ｎ型不純物ドープ層を交互に複数積層すること
によって、さらにキャリアの増倍効果を低減することが
できる。

本実施例において、各層の導電型を逆とした場合にも、
前述のように、電極に流入する総電荷量を低減すること
が可能である。

また、Ｇ　ａ　Ａ　ｓだけに限定して説明したが、Ｉｎ
Ｐや、ＧａＡＱＡｓ、　Ｉ　ｎＧａＡ、ｓ、ＩｎＧａＡ
ｓＰ等他の化合物半導体でも本発明の素子構造によりキ
ャリアの増倍を抑制できることは言うまでもない。

なぜなら、化合物半導体は、一般に電子の移動度は正孔
の移動度に比べて約１桁大きいために、正孔がいつも基
板内に残留し、キャリアの増倍が起こるからである。す
なわち、正孔のみが基板中に残留しない本発明の素子構
造は、化合物半導体一般に有効である。

さらに、Ｓｉ、、Ｇｅ等の単体半導体基板については、
キャリア増倍効果そのものが小さいが、同様にそれを抑
制できることは言うまでもない。

第５図は本発明のさらに別の実施例の電界効果トランジ
スタの断面図である。本実施例は、ペテロ接合を用い、
電子にとってのポテンシャル障壁と正孔にとってのポテ
ンシャル障壁を同一の層で実現した素子である。半絶縁
性Ｇ　ａ　Ａ　ｓ基板ｌｌ上に、エピタキシャル成長法
により、アンドープのＧａＡＱＡｓ１２４とアンドープ
のＧ　ａ　Ａ　ｓ層２５を形成する。その後、ｎ型能動
層１２、ｎ＋ソース、ドレイン領域１３．１４、ソース
電極１５、ドレイン電極１６．ゲート電極１７を形成す
るが、形成法、条件等は、第３図（ａ）〜（ｄ）に示し
た実施例と同一のため。

省略する。アンドープＧ　ａ　Ａ　ｓ層２５の厚さは、
ｎ型能動層１２の形成条件に依存するが、通常３０００
〜１００００人の範囲の中で、アンドープのＧ　ａ　Ａ
ｎ　Ａ　ｓの厚さは、５００〜１００００人の範囲内で
選択する。

第５図（ａ）に示した本実施例の素子構造のＡＡ／断面
のバンド構造を第５図（ｂ）に示す。

ＧａＡＥＩＡｓ層２４は、Ｇ　ａ　Ａ　ｓ基板１１とへ
テロ接合をなし、しかもＧ　ａ　Ａ　ｓ基板１１よりも
エネルギーバンドギャップが大きいので、基板１１中に
発生した電子２０と正孔２】の両者にとってポテンシャ
ル障壁となる。このため、電子２０と正孔２１のそれぞ
れドレイン側、ソース側への流入が妨げられる。このよ
うに、本実施例においても、α線の入射により発生する
キャリアの増倍効果を抑制することができる。

〔発明の効果〕

以上説明したように１本発明によれば、電界効果トラン
ジスタにおいて、α線入射によるキャリアの増倍効果を
抑制することができ、従来に比べα線耐性を大きくする
ことができる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例のの電界効果トランジ
スタの断面図、第１図（ｂ）は第１図（ａ）のＡ−Ａ’
断面のバンド構造図、第２図は従来の電界効果トランジ
スタの断面図、第３図（ａ）〜（ｄ）は第１図（ａ）に
示した電界効果トランジスタの製造工程断面図、第４図
は本発明の別の実施例の断面図、第５図（ａ）は本発明
のさらに別の実施例の断面図、第５図（ｂ）は第５図（
ａ）のＡ−Ａ’断面のバンド構造図である。 １．１１・・・半絶縁性Ｇ　ａ　Ａ　ｓ基板（第２の半
導体層）２．１２・・・ｎ型能動層 ３．４，１３．１４・・・ｎ＋ソース、ドレイン領域５
．１５・・・ソース電極 ６．１６・・・ドレイン電極 ７．１７・・・ゲート電極 １８．２３・・・ｐ型不純物ドープ領域（電子にとりポ
テンシャル障壁となる第３の半導体層） １９・・・ｎ型不純物ドープ領域（正孔にとりポテンシ
ャル障壁となる第４の半導体層） ２０・・・電子 ２１・・・正孔 ２２・・・５ｉｎ２膜 ２４・・・Ｇ　ａ　Ａｌｌ　Ａ　ｓ層（電子および正孔
にとりポテンシャル障壁となる第５の半導体層） ２５・・・Ｇ　ａ　Ａ　ｓ層（第１の半導体層）代理人
弁理士　　中　村　純之助 −ＩＰｌ　図 （Ｑ） （ｂ） ｎ 矛３　図 （ａ） （ｂ）

Claims (3)

【特許請求の範囲】
1. （１）第１の半導体層と第２の半導体層との間に、前記
   第２の半導体層中に存在する電子にとりポテンシャル障
   壁となる第３の半導体層と前記第２の半導体層中に存在
   する正孔にとりポテンシャル障壁となる第４の半導体層
   とを少なくとも１層ずつ交互に積層した構造、もしくは
   前記電子および正孔の両者にとりポテンシャル障壁とな
   る第５の半導体層、のうち少なくとも一方を有すること
   を特徴とする電界効果トランジスタ。
2. （２）前記半導体層が化合物半導体からなることを特徴
   とする特許請求範囲第１項記載の電界効果トランジスタ
   。
3. （３）前記化合物半導体がＧａＡｓであることを特徴と
   する特許請求範囲第２項記載の電界効果トランジスタ。