JPH04286129A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04286129A JPH04286129A JP7369991A JP7369991A JPH04286129A JP H04286129 A JPH04286129 A JP H04286129A JP 7369991 A JP7369991 A JP 7369991A JP 7369991 A JP7369991 A JP 7369991A JP H04286129 A JPH04286129 A JP H04286129A
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- 239000012535 impurity Substances 0.000 claims abstract description 22
- 238000005215 recombination Methods 0.000 claims abstract description 11
- 230000006798 recombination Effects 0.000 claims abstract description 11
- 230000004888 barrier function Effects 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 4
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は電界効果トランジスタ、
特にチャネル下の基板内にヘテロ接合バッファを設けた
トランジスタの構造に関する。
特にチャネル下の基板内にヘテロ接合バッファを設けた
トランジスタの構造に関する。
【０００２】
【従来の技術】化合物半導体での電界効果トランジスタ
においては、性能向上のための１μｍ以下での短チャネ
ル化が行われている。短チャネルトランジスタでは、２
次元形状効果のため電流は基板の奥を流れるようになり
、ゲートでの電荷の制御性が悪くなる。これに対処する
ため、電荷の流れる位置を制限するための障壁を基板の
内部に形成することが有効であることが判っている。 通常、化合物半導体ではバンド間隔の異なる結晶を分子
線エピタキシーなどの方法で成長して形成するヘテロバ
ッファ構造が用いられている。一般に用いられるＧａＡ
ｓとＧａＡｌＡｓの組み合わせでは電子の対する障壁を
形成すると、そこではバンド間隔の条件から同時にホー
ルに対しても障壁となる。ＦＥＴが３Ｖ以上のドレイン
電圧で動作している場合にはドレイン端部での高電界の
ため弱いアバランシェ破壊が起こり、これによって発生
したホールがヘテロ障壁部に沿ってソース付近まで流れ
、ホールの流出や再結合の少ない場合には滞留したホー
ルがチャネル電子濃度を変調してドレイン電流の増大を
招き、いわゆるキンク効果を引き起こす。
においては、性能向上のための１μｍ以下での短チャネ
ル化が行われている。短チャネルトランジスタでは、２
次元形状効果のため電流は基板の奥を流れるようになり
、ゲートでの電荷の制御性が悪くなる。これに対処する
ため、電荷の流れる位置を制限するための障壁を基板の
内部に形成することが有効であることが判っている。 通常、化合物半導体ではバンド間隔の異なる結晶を分子
線エピタキシーなどの方法で成長して形成するヘテロバ
ッファ構造が用いられている。一般に用いられるＧａＡ
ｓとＧａＡｌＡｓの組み合わせでは電子の対する障壁を
形成すると、そこではバンド間隔の条件から同時にホー
ルに対しても障壁となる。ＦＥＴが３Ｖ以上のドレイン
電圧で動作している場合にはドレイン端部での高電界の
ため弱いアバランシェ破壊が起こり、これによって発生
したホールがヘテロ障壁部に沿ってソース付近まで流れ
、ホールの流出や再結合の少ない場合には滞留したホー
ルがチャネル電子濃度を変調してドレイン電流の増大を
招き、いわゆるキンク効果を引き起こす。
【０００３】
【発明が解決しようとする課題】本発明の目的は、ヘテ
ロバッファ構造でもキンク効果の起きないトランジスタ
を提供することにある。
ロバッファ構造でもキンク効果の起きないトランジスタ
を提供することにある。
【０００４】
【課題を解決するための手段】本発明は、チャネル下の
基板内に、第１の導電型の電荷に対する障壁を持ち、か
つ当該障壁の深さがソース電極不純物層より浅い半導体
装置において、ソース電極不純物層に接し、かつチャネ
ルと接触しないように生成再結合の大きな領域を設けた
ことを特徴とする。
基板内に、第１の導電型の電荷に対する障壁を持ち、か
つ当該障壁の深さがソース電極不純物層より浅い半導体
装置において、ソース電極不純物層に接し、かつチャネ
ルと接触しないように生成再結合の大きな領域を設けた
ことを特徴とする。
【０００５】また本発明は、チャネル下の基板内に、第
１の導電型の電荷に対する障壁を持ち、かつ当該障壁の
深さがソース電極不純物層より浅い半導体装置において
、ソース電極のチャネルと反対側の側面を当該障壁の深
さまでエッチングし、かつソース電極の金属を当該障壁
端部に接触するように張り出して形成したことを特徴と
する。
１の導電型の電荷に対する障壁を持ち、かつ当該障壁の
深さがソース電極不純物層より浅い半導体装置において
、ソース電極のチャネルと反対側の側面を当該障壁の深
さまでエッチングし、かつソース電極の金属を当該障壁
端部に接触するように張り出して形成したことを特徴と
する。
【０００６】さらに本発明は、チャネル下の基板内に、
第１の導電型の電荷に対する障壁を持ち、かつ当該障壁
の深さがソース電極不純物層より浅い半導体装置におい
て、ソース電極のチャネルと反対側に第１の導電型の層
を当該障壁の深さまで形成し、かつソース電極の金属を
当該第１導電型拡散層に接触するように張り出して形成
したことを特徴とする。
第１の導電型の電荷に対する障壁を持ち、かつ当該障壁
の深さがソース電極不純物層より浅い半導体装置におい
て、ソース電極のチャネルと反対側に第１の導電型の層
を当該障壁の深さまで形成し、かつソース電極の金属を
当該第１導電型拡散層に接触するように張り出して形成
したことを特徴とする。
【０００７】
【作用】ここでは、ｎチャネルＦＥＴを想定して説明を
進めるが、ｐチャネルＦＥＴでも電荷や不純物の符号を
反転すれば全く同様に説明できる。
進めるが、ｐチャネルＦＥＴでも電荷や不純物の符号を
反転すれば全く同様に説明できる。
【０００８】先にも述べたようにキンクの発生の原因は
ドレイン端で発生したホールが基板のヘテロバッファと
チャネル部の基板層との界面（ヘテロ界面）にホールが
溜まることにより起きる。通常、ｎチャネルＦＥＴでは
ホールの流出端子は存在しないので、これらホールは基
板内を負電位の方向、つまりソース側に流れ電子と再結
合して消滅するか、基板電位が上昇している場合にはソ
ースのｎ型領域に抽出入されｎ型層内で消滅する。後者
の方法では基板電位が平衡状態より上昇しているためキ
ンクが発生した場合にしか効果がない。キンク効果を抑
止するためには、ドレイン端で発生したホールをチャネ
ル成長層から効率より取り去るか、電子と再結合させる
必要がある。
ドレイン端で発生したホールが基板のヘテロバッファと
チャネル部の基板層との界面（ヘテロ界面）にホールが
溜まることにより起きる。通常、ｎチャネルＦＥＴでは
ホールの流出端子は存在しないので、これらホールは基
板内を負電位の方向、つまりソース側に流れ電子と再結
合して消滅するか、基板電位が上昇している場合にはソ
ースのｎ型領域に抽出入されｎ型層内で消滅する。後者
の方法では基板電位が平衡状態より上昇しているためキ
ンクが発生した場合にしか効果がない。キンク効果を抑
止するためには、ドレイン端で発生したホールをチャネ
ル成長層から効率より取り去るか、電子と再結合させる
必要がある。
【０００９】
【実施例】図１は、請求項１記載の半導体装置を示す図
であり、１は基板、２は基板１よりバンド間隔の広いヘ
テロバッファ層、３はチャネル成長層、４はドレイン不
純物層、５はゲート電極、６はソース不純物層、７はチ
ャネル不純物層、８は本発明によるホールの再結合領域
、９はドレインアバランシェ破壊により生成されたホー
ル、１０はドレイン電極、１１はソース電極である。
であり、１は基板、２は基板１よりバンド間隔の広いヘ
テロバッファ層、３はチャネル成長層、４はドレイン不
純物層、５はゲート電極、６はソース不純物層、７はチ
ャネル不純物層、８は本発明によるホールの再結合領域
、９はドレインアバランシェ破壊により生成されたホー
ル、１０はドレイン電極、１１はソース電極である。
【００１０】この半導体装置において、生成再結合を促
進する領域８としては、通常の分離領域の半絶縁層を形
成するために用いられているボロン，酸素などのイオン
注入をソースのみと接触するようにマスクを変更しその
まま利用すればよい。ヘテロ界面の深さを３０００オン
グストロームとすればイオン注入のエネルギーはボロン
で１００ｋｅＶ、酸素で１５０ｋｅＶの加速エネルギー
で、ドーズ量は１０１２／ｃｍ２〜１０１５／ｃｍ２程
度である。このイオン注入は、ＩＣでの素子間分離の注
入と兼ねることができる。但し、ドレイン側で生成再結
合領域を形成すると基板との間に高電圧がかかってホー
ルの生成を促進する場合があるので、ドレイン不純物層
４とある程度の距離をおく方がよい。
進する領域８としては、通常の分離領域の半絶縁層を形
成するために用いられているボロン，酸素などのイオン
注入をソースのみと接触するようにマスクを変更しその
まま利用すればよい。ヘテロ界面の深さを３０００オン
グストロームとすればイオン注入のエネルギーはボロン
で１００ｋｅＶ、酸素で１５０ｋｅＶの加速エネルギー
で、ドーズ量は１０１２／ｃｍ２〜１０１５／ｃｍ２程
度である。このイオン注入は、ＩＣでの素子間分離の注
入と兼ねることができる。但し、ドレイン側で生成再結
合領域を形成すると基板との間に高電圧がかかってホー
ルの生成を促進する場合があるので、ドレイン不純物層
４とある程度の距離をおく方がよい。
【００１１】図２は、請求項２記載の半導体装置を示す
図であり、１２が本発明によるホール蓄積層９に接触す
るｎ型オーミック電極である。その他の構成は図１の半
導体装置と同じであり、同一の要素には同一の参照番号
を付して示している。
図であり、１２が本発明によるホール蓄積層９に接触す
るｎ型オーミック電極である。その他の構成は図１の半
導体装置と同じであり、同一の要素には同一の参照番号
を付して示している。
【００１２】この半導体装置では、金属と半導体の界面
、特にオーミック電極の界面は電荷の生成再結合速度が
極端に大きい。そこで、その領域をホールの溜まるヘテ
ロ界面９に接触させ、かつその電位をソース電位にすれ
ばホールはその電極で電子と再結合しホールは消滅する
。電極の金属としては、Ａｕ−Ｚｎなどのｐ型のオーミ
ック電極がホールを引き込む作用があり最も効果的であ
るが、Ａｕ−Ｇｅ−Ｎｉなどのｎ型オーミック電極でも
効果はあり、アバランシェの程度によってはキンク効果
を抑えることができる。
、特にオーミック電極の界面は電荷の生成再結合速度が
極端に大きい。そこで、その領域をホールの溜まるヘテ
ロ界面９に接触させ、かつその電位をソース電位にすれ
ばホールはその電極で電子と再結合しホールは消滅する
。電極の金属としては、Ａｕ−Ｚｎなどのｐ型のオーミ
ック電極がホールを引き込む作用があり最も効果的であ
るが、Ａｕ−Ｇｅ−Ｎｉなどのｎ型オーミック電極でも
効果はあり、アバランシェの程度によってはキンク効果
を抑えることができる。
【００１３】図３は、請求項３記載の半導体装置を示す
図であり、１３が本発明によるｐ型不純物層、１４が１
５のｐ型層をソース電位にバイアスするためのソース電
極と共通の電極である。その他の構成は図１の半導体装
置と同じであり、同一の要素には同一の参照番号を付し
て示している。
図であり、１３が本発明によるｐ型不純物層、１４が１
５のｐ型層をソース電位にバイアスするためのソース電
極と共通の電極である。その他の構成は図１の半導体装
置と同じであり、同一の要素には同一の参照番号を付し
て示している。
【００１４】この半導体では、ホールを効率よく流出さ
せるためｐ型電極１３を設けている。ｐ型層としてはＢ
ｅやＭｇをイオン注入でこの場所に選択的に注入し、ア
ニールを施すことにより形成する。この電極の電位をソ
ースと同電位にするためにｎ型オーミック電極１４をｐ
型領域まで延長する。ｐ型不純物層との接触抵抗は低く
はないが、流れるホール電流は微少なので十分効果はあ
る。
せるためｐ型電極１３を設けている。ｐ型層としてはＢ
ｅやＭｇをイオン注入でこの場所に選択的に注入し、ア
ニールを施すことにより形成する。この電極の電位をソ
ースと同電位にするためにｎ型オーミック電極１４をｐ
型領域まで延長する。ｐ型不純物層との接触抵抗は低く
はないが、流れるホール電流は微少なので十分効果はあ
る。
【００１５】
【発明の効果】このように本発明を用いれば、デバイス
構造や製造プロセスを大幅に変更することなく、ヘテロ
バッファ構造を含むＦＥＴでのキンク効果を抑制するこ
とができる。図４は、本発明の効果を説明する図で、１
５がヘテロバッファを用いないトランジスタの特性、１
６がヘテロバッファを用いた通常のＦＥＴの特性、１７
は本発明の構造を持つヘテロバッファを用いたトランジ
スタの特性を示す図で、本発明を用いることにより従来
実現できなかった良好な特性のＦＥＴが得られることを
示している。
構造や製造プロセスを大幅に変更することなく、ヘテロ
バッファ構造を含むＦＥＴでのキンク効果を抑制するこ
とができる。図４は、本発明の効果を説明する図で、１
５がヘテロバッファを用いないトランジスタの特性、１
６がヘテロバッファを用いた通常のＦＥＴの特性、１７
は本発明の構造を持つヘテロバッファを用いたトランジ
スタの特性を示す図で、本発明を用いることにより従来
実現できなかった良好な特性のＦＥＴが得られることを
示している。
【図面の簡単な説明】
【図１】請求項１記載の半導体装置を示す図である。
【図２】請求項２記載の半導体装置を示す図である。
【図３】請求項３記載の半導体装置を示す図である。
【図４】本発明の効果を説明する図である。
１ 基板
２ 基板１よりバンド間隔の広いヘテロバッファ層３
チャネル成長層 ４ ドレイン不純物層 ５ ゲート電極 ６ ソース不純物層 ７ チャネル不純物層 ８ ホールの再結合領域 ９ ドレインアバランシェ破壊により生成されたホー
ル１０ ドレイン電極 １１ ソース電極 １２ ｎ型オーミック電極 １３ ｐ型不純物層 １４ ソース電極と共通の電極
チャネル成長層 ４ ドレイン不純物層 ５ ゲート電極 ６ ソース不純物層 ７ チャネル不純物層 ８ ホールの再結合領域 ９ ドレインアバランシェ破壊により生成されたホー
ル１０ ドレイン電極 １１ ソース電極 １２ ｎ型オーミック電極 １３ ｐ型不純物層 １４ ソース電極と共通の電極
Claims (3)
- 【請求項１】チャネル下の基板内に、第１の導電型の電
荷に対する障壁を持ち、かつ当該障壁の深さがソース電
極不純物層より浅い半導体装置において、ソース電極不
純物層に接し、かつチャネルと接触しないように生成再
結合の大きな領域を設けたことを特徴とする第２の導電
型の半導体装置。 - 【請求項２】チャネル下の基板内に、第１の導電型の電
荷に対する障壁を持ち、かつ当該障壁の深さがソース電
極不純物層より浅い半導体装置において、ソース電極の
チャネルと反対側の側面を当該障壁の深さまでエッチン
グし、かつソース電極の金属を当該障壁端部に接触する
ように張り出して形成したことを特徴とする第２の導電
型の半導体装置。 - 【請求項３】チャネル下の基板内に、第１の導電型の電
荷に対する障壁を持ち、かつ当該障壁の深さがソース電
極不純物層より浅い半導体装置において、ソース電極の
チャネルと反対側に第１の導電型の層を当該障壁の深さ
まで形成し、かつソース電極の金属を当該第１導電型拡
散層に接触するように張り出して形成したことを特徴と
する第２の導電型の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7369991A JPH04286129A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7369991A JPH04286129A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04286129A true JPH04286129A (ja) | 1992-10-12 |
Family
ID=13525724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7369991A Pending JPH04286129A (ja) | 1991-03-14 | 1991-03-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04286129A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115369A (ja) * | 1984-07-02 | 1986-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| JPS6281767A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Ltd | 電界効果トランジスタ |
| JPS6450568A (en) * | 1987-08-21 | 1989-02-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPH031573A (ja) * | 1989-05-29 | 1991-01-08 | Canon Inc | 半導体装置 |
-
1991
- 1991-03-14 JP JP7369991A patent/JPH04286129A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115369A (ja) * | 1984-07-02 | 1986-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置及びその製造方法 |
| JPS6281767A (ja) * | 1985-10-07 | 1987-04-15 | Hitachi Ltd | 電界効果トランジスタ |
| JPS6450568A (en) * | 1987-08-21 | 1989-02-27 | Mitsubishi Electric Corp | Semiconductor device |
| JPH031573A (ja) * | 1989-05-29 | 1991-01-08 | Canon Inc | 半導体装置 |
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