JPH01235347A - 化合物半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、化合物半導体集積回路のアイソレーション法
に係り、特に集積度と信頼性を高めるのに好適なアイソ
レーション法に関する。

［従来の技術］ 従来、ＧａＡｓＩＣに代表される化合物半導体集積回路
のアイソレーション構造部において、α線入射時の一時
的な導通を抑え、ソフトエラーを低減する方法について
は、特開昭６２−１３１５３７号において論じられてい
る。

［発明が解決しようとする課題］ 上記従来技術は、アイソレーション領域にα線が入射し
た場合ｎ型半導体層間に一時的な導通が生じる現象を、
ｐ型半導体層を間に設けることにより抑えたものである
。以下に従来技術の説明を述べる。第２図はそのアイソ
レーション構造を示したものである。半絶縁性基板５上
に、高癩度のｎ型不純物を含む導電層としてｎ＋層３，
３′を設け、その間にＰ型不純物層４を設けている。２
はオーミック電極である。Ｐ型不純物層４が無い場合に
は、ｎ＋層３とｎ＋層３′との間に存在する電子に対す
るポテンシャル障壁の高さは０．６３ｅＶと低いため、
α線入射により容易に破れ、−時的に導通状態が生じる
。上記従来技術は、Ｐ型不純物層４を新たに設けること
により、ポテンシャル障壁を１，２８ｅＶと高くするこ
とにより、α線入射時の一時的な導通を抑えるというも
のである。

ところでＰ型不純物層４は、通常完全に空乏化する条件
で形成され、ｐ型不純物層４に対するオーミック電極は
設けない。なぜならば、ｐ型不純物Ｎ４が導電性を持つ
と、ｎ１層（ないしはｎＮ）３．３′にｐｎ接合容量が
生じ、集積回路のスピードが低下するからである。その
ため、ｐ型不純物層４に電圧を印加しポテンシャル障壁
を引き上げることはできない。一方、Ｐ型不純物層４の
導入によるポテンシャル障壁の増加は高々０．６４ｅＶ
までであり、α線入射時の一時的な導通を完全に抑制す
るにはまだ不十分であった。すなわち、このようなアイ
ソレーション構造を用いたＳＲＡＭ　（Ｓ　ｔａｔｉｃ
　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）では、
アイソレーション構造部でのα線入射時の一時的な導通
により電流が流れ、メモリセルに保持していた記憶情報
が破壊される（α線によるソフトエラー）恐れがあり、
信頼性に問題があった。

本発明の目的は化合物半導体素子、特に高集積、高信頼
性が要求される集積回路において、α線耐性が大きく、
かつ、高集積化に適したアイソレーション構造を提供す
ることにある。

［課題を解決するための手段］ 上記目的は、導電層をアイソレーション領域上の金属電
極をマスクにして自己整合的に分離形成し、金属電極に
電圧を印加してアイソレーション領域に電界を印加する
ことにより、達成される。

ここで、上記金属電極は上記アイソレーション領域に対
しショットキ接合またはＭ　Ｉ　Ｓ　（Ｍｅｔａｌ−Ｉ
　ｎ５ｕｌａｔｏｒ−Ｓ　ｅ＋＋＋１ｃｏｎｄｕｃｔｏ
ｒ）接合している。

［作用］ 導電層間のポテンシャル障壁は、そのアイソレーション
領域上に設けた金属電極に電圧を印加することにより高
く引き上げることができる。このすなわち、ＧａＡｓ基
板にα線が入射すると、電子−正孔対が多数生じる。α
線が４ＭｅＶのエネルギーを持つ場合、発生する電子、
および正孔の電荷量は１６０ｆｃである。これらの電荷
は拡散。

あるいはドリフトしながらアイソレーション領域のポテ
ンシャルを複雑に乱し、ポテンシャル障壁が一時的に破
れた状態を引き起こす。しがし、アイソレーション領域
上に設けた金属電極に電圧を印加することにより、その
ポテンシャル障壁を高くすることができる。例えばショ
ットキー電極を設けた場合、アイソレーション領域の表
面のポテンシャルψＳは、 ψＳ＝φｂ　　Ｖ　ａｐｐｌｙ となる。ここでφｂはショットキー障壁の高さ、Ｖａｐ
ｐｌ、ｙはショットキー電極に印加する電圧である。こ
の表面ポテンシャルは、半導体内部までその影響を及ぼ
し、ポテンシャルを引き上げる。そして、Ｖ　ａｐｐｌ
ｙを負の方向に大きくし、ψＳを高くすることによって
、アイソレージ９ン領域のポテンシャル障壁を高くする
ことができる。よって、アイソレーション領域にα線が
入射した時の一時的な導通は抑制され、集積回路におけ
るソフトエラーを防止することができる。

一方、金属電極に対し自己整合的に導電層を形成するこ
とにより、アイソレーション構造の加工精度を高め、集
積回路の面積を縮小することができる。

すなわち、上記のごとくアイソレーション領域のポテン
シャル障壁を高くすることは同時に通常状態でのアイソ
レーション性も良くする効果もある。ここで通常状態と
は、α線入射時以外の動作状態を意味する。よって従来
のアイソレーション構造よりアイソレーヨン領域の幅を
縮小することが可能となる。ところが導電層を通常のフ
ォトレジストマスクを用いて形成する場合には、金属電
極を加工する為のマスクとの間に必ず合わせずれが生じ
る。その大きさは０．５μｍ程度である。

よって、アイソレーション領域の寸法を決めるときには
その倍の１μｍ以上の余裕を持たせなくてはならず、最
小寸法が制限される。しかし、金属電極をマスクして自
己整合的に導電層を形成した場合、マスクの合わせずれ
を考慮する必要がなくなり、アイソレーション領域の寸
法をさらに縮小できる。このことにより、集積回路全体
の面積を縮小することができる。

［実施例］ 実施例　１ 以下、本発明の実施例１を第１図により説明する。第１
図は集積回路のアイソレーション構造の断面構造図であ
る。第１図において、半絶縁性ＧａＡｓ基板Ｓ上にイオ
ン打込みとその後の高温熱処理工程によりｐ型不純物層
４を形成する。ｐ型不純物層４のイオン打込みはＭｇイ
オンを用い、４００　ＫｅＶの加速エネルギーで１．２
Ｘ１０１２ｃＩｍ−２の量を打込む。

次に、Ｗ　Ｓ　ｉから成る耐熱性ショットキ電極１をス
パッタ法により形成し、反応性ドライエツチングにより
加工する。

次に、５１０２から成る側ｕ、６を通常のＣＶＤ（熱分
解化学蒸着）法で蒸着し、指向性ドライエッチにより加
工して自己整合的に形成する。

次に、高濃度ｎ型不純物層であるｎ＋層３゜３′用に、
耐熱性ショットキ電極１、及び側壁６をマスクとして自
己整合的にイオン打込みを行なう。イオン打込みはＳｉ
イオンを用い、１００　ＫｅＶの加速エネルギーで３　
Ｘ　１０１３ｃｎ＋−”’の量を打込む。続いて、炉ア
ニール法を用い、ｌ（２ガス雰囲気中で８００℃、１５
分間の高温熱処理を行ないｎ＋層３，３′　を形成する
。

次にオーミック電極２を通常のリフトオフ法を用いて形
成する。

側壁６は、耐熱性ショットキ電極１とｎ＋層３゜または
ｎ＋層３′が接触することを防ぐために設けた。

本実施例によれば、耐熱性ショットキ電極１に電圧をか
けることにより、その直下のｐ層不純物層４に電界を及
ぼし、この部分のポテンシャルを引き上げることができ
る。よって前述の如くα線入射によるｎ＋層３，３′間
の一時的な導通は阻止される。

本実施例においては、ｎ＋層３，３′の表面電流による
リーク成分を大幅に低減し、バックゲート効果を抑制す
る効果がある。

本実施例において、ｐ型不純物層４のイオン打込みはＢ
ｅ、Ｃ，Ｚｎイオンのいずれを用いても良く、また加速
エネルギーはｎ＋層３，３′の形成条件に依存するが通
常２０ＫｅＶ〜５００　ＫｅＶの範囲の中で選択できる
。打込み量は、加速エネルギーに依存するが、通常１０
１１０Ｉ１１−２以上の範囲の中で選択する。また、ｐ
型不純物層４は無くても良い。

さらに、耐熱性ショットキ電極１の材料としては、Ｗ、
ＭｏＳｉ、Ｔｉｅ、ＷＮ、ＬａＢｅ等を用いても良く、
また通常のリフトオフ法を用いて加工しても良い。

ｎ＋層３，３′のイオン打込みには、Ｓｅ、Ｓ。

ＳｉＦ４イオンのいずれを用いてもよく、加速エネルギ
ーと打込み量は所望の素子特性に依存するが。

通常５０Ｋｅ■〜２００ＫｅＶ、１×１０１２〜５Ｘ１
０１３ｃｍ−”の範囲で選択する。また、ｎ＋層３゜３
′は素子相互の配置の仕方によって、ｎ型能動層となる
場合もある。

実施例　２ 以下本発明の実施例２を第３図を用いて説明する。本実
施例は、Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　ＤｏｐｅｄＤ
ｒａｉｎ）構造をもつＭＥＳＦＥＴを基本素子とした集
積回路に本発明を適用した例である。第３図は２個のＭ
ＥＳＦＥＴとその間のアイソレーション構造図を示す。

アイソレーション領域１１の構造は実施例１と同一であ
り、ＭＥＳＦＥＴＩｏ。

１０′を分離している。まず、半絶縁性ＧａＡｓ基板５
上にｐ型不純物層４を形成する。ｎ型能動層７は耐熱性
ショットキ電極１，１′を形成する前に、イオン打込み
により形成する。すなわち、フォトレジストマスクを用
いてＳｉイオンを７５Ｋｅ■の加速エネルギーで打込み
、その後の高温熱処理工程により形成する。この時のイ
オン打込み量は所望のしきい電圧を得るために通常１×
１０１２〜ｌ　Ｘ　１０１３ｃｍ−２の範囲で選択する
。また、中濃度ｎ型不純物層であるｎ′層１６は、耐熱
性ショットキ電極１，１′の形成後、側壁６の形成前に
イオン打込みにより形成する。すなわち、フォトレジス
トマスクと耐熱性ショットキ電極１′をマスクとして、
加速エネルギー７５ＫｅＶで１×１０１３ＣＩ１１−２
のＳｉイオンを打込み、その後の高温熱処理工程によっ
て形成する。

次に、耐熱性ショットキ電極１．１’　、及び側ｕ６を
マスクとして、イオン打込みにより高濃度ｎ型不純物層
であるｎ１層３，３′を形成する。

次にオーミック電極２を通常のリフトオフ法を用いて形
成する。

ｎ型能動層上に設けた耐熱性ショットキ電極１′はＭＥ
ＳＦＥＴのゲート電極となり、ｐ型不純物層４上に設け
た耐熱性ショットキ電極１はアイソレーション領域に電
界を印加する電極となる。

本実施例によれば、通常のＬＤＤ構造ＭＥＳＦＥＴの製
作工程に本発明のアイソレーション構造を適用した場合
、その工程に何ら変更を加える必要が無いという利点が
ある。

実施例　３ 以下、本発明の実施例３を第４図を用いて説明する。第
４図はへテロ接合ＦＥＴを基本素子とする集積回路の断
面構造図である。第４図において１２．１２’はへテロ
接合ＦＥＴであり、アイソレーション領域１３によって
それらを互いに分離している。これらの構造は次のよう
にして形成する。まず半絶縁性ＧａＡｓ基板５上にＭＢ
Ｅ（分子線エピタキシー）法によってバッファ層ＱｙＰ
型不純物層４．ｎ型能動層７．アンドープＡ　Ｑ　Ｇａ
Ａｓ層８を連続的に成長させる。バッファ層９はアンド
ープＧａＡｓから成り、厚さは７０００人、ｐ型不純物
層４はＢｅをＩ　Ｘ　１０１７ｃｍ−３ドープした ＧａＡｓから成り、厚さは１０００人、ｎ型能動層７は
Ｓｉを４　Ｘ　１０　”ｃｎ＋−３ドープしたＧａＡｓ
から成り、厚さ６０人、そしてアンドープＡ　Ｑ　Ｇａ
Ａｓ層８は（Ａ　Ｑ　ｇ、３Ｇａｏ、７）　Ａｓから成
り、厚さは２００人とする。

次に、アイソレーション領域１３となるべき範囲のアン
ドープＡＱＧａＡｓ層８及びｎ型能動層７をフォトレジ
ストマスクによって選択的に取り除く。この時、アンド
ープＡＱＧａＡｓ層８とｎ型能動層７はそれぞれエツチ
ング液により腐食して取り除くが、通常ｎ型能動層７は
ｐ型不純物層４を腐食せずに取り除くことが困難な為、
腐食はＰ型不純物層４の領域まで及ぶ。

次にＷＳｉから成るショットキ電極１，１′をスパッタ
法により形成し、反応性ドライエツチングにより加工す
る。そしてＳｉＯ２から成る側壁６をＣＶＤ法による蒸
着、指向性ドライエッチによる加工を行ない自己整合的
に形成する。

次に耐熱性ショットキ電極１．１’　、及び側壁６をマ
スクとして、アンドープＡＱＧａＡｓ層８を取り除き、
ＦＥＴのゲート電極となる耐熱性ショットキ電極１′の
下部にのみ核層８を残す。この時核層８はＡＱＧａＡｓ
を選択的に腐食するエツチング液を用いて取り除くので
、ＧａＡｓであるｎ型能動層７及びｐ型不純物層４は腐
食されない。

次に、耐熱性ショットキ電極１．１’　、および側壁６
をマスクとして、ｎ′″層３，３′を自己整合的に形成
する。ｎ＋層３，３′はＳｉを１×１０　”ｃｗ＋−３
ドープした厚さ３０００人のＧａＡｓより成り、ＭＯＣ
ＶＤ　（有機金属熱分解）法によって形成する。

次にオーミック電極２を通常のりフトオフ法を用いて形
成する。

本実施例によれば、耐熱性ショットキ電極１に電圧を印
加することにより、その直下のｐ型不純物層４を電界を
及ぼし、この部分のポテンシャルを引き上げることがで
きる。よって前述の如くα線入射によるｎ＋層３，３′
間の一時的な導通な阻止される。

前記実施例において、５を半絶縁膜ＧａＡｓ基板とした
が、これを導電性を持つＧａＡｓ基板としてもよい。ま
た、ｐ型不純物層４は不純物層としてＭｇ、Ｃ，Ｚｎの
いずれを用いても良く、ドープ濃度、厚さを変化しても
よい。また、ｐ型不純物層４をＧａＡｓではなく、Ａ　
Ｑ　Ｇ　ａ　Ａ　ｓとしても良い。

また、ｐ型不純物層４をエツチング液によってすべて取
りのぞき、耐熱性ショットキ電極１をバッファ層９の上
に形成しても良い。

また、耐熱性ショットキ電極１の材料としては、Ｗ　、
　Ｍ　ｏ　Ｓ　ｉ　、　Ｔ　ｉ　Ｗ　、　Ｗ　Ｎ　、　
Ｌ　ａ　Ｂ　Ｂ等を用いても良い。

実施例　４ 以下の本発明の実施例４を第５図を用いて説明する。第
５図は集積回路のアイソレージ１ン構造の断面構造図で
ある。実施例１との違いは耐熱性ショットキ電極１、及
び側壁６に代えて５ｉ０２から成る絶縁膜１４をはさみ
込んで金属電極１５を形成した点である。ｎ＋層３，３
′は金属電極１５及び絶縁膜１４をマスクとして自己整
合的に形成される。

本実施例によれば、アイソレーション領域であが、これ
をＳｉ３Ｎ４，５ｉＯＮ、ＣａＦ２等の絶縁膜やアンド
ープＡＱＧａＡｓ層として良い。

実施例　５ 本発明の実施例１において、半導体層は導電型を全て反
対のものとしてもよい。すなわち、符号３．３′を高濃
度ｐ型不純物層であるｐ＋層とし、符号４をｎ型不純物
層とする。ｎ型不純物層４は半絶縁性基板５の表面にＳ
ｉイオンを５００　ＫｅＶの加速のエネルギーで１．　
、２　Ｘ　１０１２ｃｎ＋−２イオン打込みすることに
よって形成する。ｐ“層３゜３′は耐熱性ショットキ電
極１．及び側壁６をマスクとしてＭｇイオンを７５Ｋｅ
Ｖの加速エネルギーで１×１０１４ＣＩ１１−２打込み
、自己整合的に形成する。また、この場合オーミック電
極２の材料としてはＡｕ／Ｍｏ／ＡｕＺｎ／Ｍｏ／Ａｕ
から成る多層膜を用いる。

実施例　６ 本発明の実施例３において、半導体層の導電型を全て反
対のものとしてもよい、すなわち、符号４をｎ型不純物
層、符号７をｐ型能動層、符号３．３′　を２１層とす
る。

ｎ型不純物層４はＳｉをＩ　Ｘ　１０　”ｃｍ−３ドー
プした厚さ１００ｏ人のＧａＡｓ層から成り、Ｐ型能　
／助層７はＢｅを４　Ｘ　１０１８ｃｍ−３ドープとし
た厚さ６０人のＧａＡｓ層から成り、バッファ層９．ア
ンドープＡＱＧａＡｓ層８と共に半絶縁性基板５上にＭ
ＢＥ法によって連続的に成長させる。ｐ＋層３゜３′は
ＭＯＣＶＤ法により耐熱性ショットキ電極１．１′およ
び側壁６をマスクとして自己整合的に形成する。ｐ＋層
３，３′はＭｇを２Ｘ１０１９ｃＩ１１−３ドープした
厚さ３０００人のＧａＡｓ層より成る。また、この場合
、オーミック電極２の材料としてはＡｕ／Ｍｏ／ＡｕＺ
ｎ／Ｍｏ／Ａｕから成る多層膜を用いる。

［発明の効果コ 以上説明した如く、本発明によれば、アイソレーション
領域にα線が入射した時のポテンシャル障壁の乱れによ
るアイソレーション領域の一時的な導通現象を抑制でき
、集積回路におけるソフトエラーを低減することが可能
となる。さらに、アイソレーション構造の加工精度を高
め、集積回路の面積を縮小することができる。

【図面の簡単な説明】

第１図は本発明の実施例１のアイソレーション構造の断
面図、第２図は従来のアイソレーション構造の断面図、
第３図、第４図はそれぞれ本発明の実施例２および実施
例３の集積回路の断面図、第５図は本発明の実施例４の
アイソレーション構造の断面図である。 １．１′・・・耐熱性ショットキ電極、２・・・オーミ
ック電極、３，３′・・・ｎ＋層、４・・・ｐ型不純物
層、５・・・半絶縁性基板、６・・・側壁、７・・・ｎ
型能動層、８・・・アンドープＡＱＧａＡｓ層、９・・
・バッファ層、１０．１０’　・・・ＭＥＳＦＥＴ、１
１・・・アイソレーション領域、１２．１２’・・・ヘ
テロ接合ＦＥＴ、１３・・・アイソレーション領域、１
４・・・＃！Ａｓ膜、１５・・・金属電極、１６・・・
ｎ′層。

Claims (1)

1. 【特許請求の範囲】 １、化合物半導体層と、該化合物半導体層内に形成され
   た複数個の導電層および該導電層間のアイソレーション
   領域と、該アイソレーション領域上に形成された金属電
   極を有する化合物半導体集積回路であって、上記導電層
   は上記金属電極をマスクとして自己整合的に形成されて
   おり、かつ上記金属電極は上記アイソレーション領域に
   対しショットキ接合またはＭＩＳ接合しており上記アイ
   ソレーション領域に電界印加可能であることを特徴とす
   る化合物半導体集積回路。 ２、上記化合物半導体層はＧａＡｓである特許請求範囲
   第１項記載の化合物半導体集積回路。