KR100222220B1 - 광 fet - Google Patents

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알렌 만델만 잭
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포만 제프리 엘
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Abstract

광 FET가 게이트상에 하나 이상의 적층 광-반응성 다이오드를 포함한다. 각각의 다이오드는 평면(수평) 접합부를 포함한다. 다이오드 개수는 소망하는 게이트 대 소스 전위치를 이루기 위해 선택된다. 전기적 접속부는 다이오드를 FET의 소스에게 접속시킨다.

Description

광 FET
제1도는 본 발명에 따라서 게이트와 인접한 단일 다이오드를 갖는 광-반응성 FET를 도시한다.
제2도는 본 발명에 따라서 게이트와 인접한 두 개의 적층 다이오드를 갖는 광-반응성 FET를 도시한다.
제3(a)도에서 제3(f)도는 본 발명에 따른 여러 제조 단계에서의 광-반응성 FET를 도시한다.
* 도면의 주요부분에 대한 부호의 설명
12 : 반도체 기판 14 : 소스
16 : 채널 18 : 드레인
24 : 다이오드 34 : 도전성 접속부
본 발명은 일반적으로 트랜지스터에 관한 것으로서, 더욱 구체적으로 광-반응성 전계(field) 효과 트랜지스터에 관한 것이다.
종래, 광-반응성 전계 효과 트랜지스터 즉 광(optical) FET는 그 크기 및 제공되는 전압의 한계로 인해 용도가 제한되어 왔으며, 소정의 응용에서는 부적합하기도 하였다. 이러한 광 FET의 한 예가 발명의 명칭이 “Semiconductor Photodetector Device with Light Responsive PN Juntion Gate"이고 나까노(Nakano)에게 허여된 미합중국 특허 제4,841,349호에 개시되어 있다. 나까노는 수직 평면에 놓인 PN 접합부(junction)를 형성하며 게이트 연장부를 갖는 광 FET를 제안한다. 나까노 특허의 도면 제2도를 참조하라. 나까노가 제안한 게이트 연장부와 수직 접합부는 채널 영역 상에 투사되는 광량(光量)을 감소시키는 데에는 도움이 되지만, 나까노의 게이트 연장부는 유용한 실제 칩 영역을 소모하며 필요 공정 수보다 더 많은 공정 수를 요구한다. 또한, 그 위에 투사된 광에 응답하여 단일 접합부가 생성한 전압은 소정의 응용예 에서는 부적합하다.
따라서, 실제 영역를 최소로 사용하고 공정 단계의 회수가 최소화되면서도, 광에 응답하여 조정 가능한 전압을 제공하는 광 FET에 대한 필요가 존재한다.
요약하면, 본 발명의 FET는 FET의 게이트와 수직으로 인접한 하나 또는 그 이상의 광-반응성 다이오드를 구비하고 있으며, 이에 따라 각각의 다이오드는 수평 또는 평면 접합부를 포함하게 되며, 이로써 실제 영역을 최소로 사용하고 그 공정이 최소화되면서도 조정 가능한 전압을 제공하는 광 FET에 대한 요구를 만족시킨다.
상술한 바와 같이, 본 발명의 목적은 유용한 실제 영역의 사용이 감소된 광-반응성 FET를 제공하는 것이다.
본 발명의 다른 목적은 종래의 FET 제조 과정에 최소의 처리 과정만이 추가된 광-반응성 FET를 제공하는 것이다.
본 발명의 또 다른 목적은 광에 응답하여 조정 가능한 전압 출력을 갖는 광-반응성 FET를 제공하는 것이다.
본 발명은 그 첫 번째 특징으로서, 게이트 및 이 게이트에 수직하게 인접하고 평면 접합부를 갖는 광-반응성 다이오드를 포함하는 광-반응성 FET를 제공한다. 상기 광-반응성 FET는 소스 및 광-반응성 다이오드와 소스 사이의 전기적 접속부를 또한 포함할 수 있다. 상기 광-반응성 FET는 상기 게이트와 근접하고 평면 접합부를 갖는 하나 이상의 또 다른 적층 광-반응성 다이오드를 또한 포함할 수 있다. 광-반응성 FET가 두 개 이상의 다이오드를 포함하는 경우, 상기 광-반응성 FET는 두 개 이상의 적층 광-반응성 다이오드 각각의 사이에 저항성(ohmic) 접촉부를 더 포함할 수 있다. 저항성 접촉부는 티타늄 질화물로 된 층을 포함할 수 있다.
본 발명은, 그 두 번째 특징으로서, (a) 반도체 기판을 제공하는 단계, (b) 반도체 기판상에 유전층을 피착하는 단계, (c) 유전층상에 게이트를 형성하는 단계, (d) 평면 PN 접합부를 포함하고 게이트에 수직 인접한 광-반응성 다이오드를 형성하는 단계, 및 (e) 반도체 기판 내에 소스 및 드레인을 형성하는 단계들을 포함하는 광-반응성 FET 형성 방법을 제공한다. 단계 (c) 및 단계 (d)는 함께, 유전층 위에 제1반도체 재료층을 피착하는 단계, 유전층에 근접한 제1반도체 재료층의 제1영역을 제1농도의 제1형 도펀트로 도핑하는 단계, 제1영역에 인접한 제1층의 제2영역을 제2농도의 제1형 도펀트로 도핑하는 단계, 제1층상에 제2반도체 재료층을 피착하는 단계, 및 제2층을 제2형 도펀트로 도핑하는 단계들을 포함할 수 있다. 그 대안으로써, 단계 (c)와 단계 (d)는 함께, 유전층상에 다수의 반도체 재료층을 형성하는 단계, 다수의 반도체 재료층 중에서 하나 이상을 도핑하는 단계, 및 게이트와 광-반응성 다이오드를 정의하는(define) 단계를 포함할 수 있다. 본 방법은 광-반응성 다이오드상에 저항성 접촉부를 형성하는 단계, 및 저항성 접촉부상에 또 다른 광-반응성 다이오드를 형성하는 단계를 더 포함할 수 있다.
상술한 바와 같은 그리고 또 다른 본 발명의 목적, 특성, 및 이점은 부가도면과 함께 취한 본 발명의 여러 측면에 대한 다음의 상세한 설명으로부터 명백해질 것이다.
제1도는 본 발명에 따른 광-반응성 FET(10)를 도시한다. 광-반응성 FET(10)는 반도체 기판(12)상에 형성되고, 소스(14), 채널(16), 드레인(18), 게이트 유전층(20), 게이트(22), 층(26) 및 층(28)을 포함하는 다이오드(24), 스페이서(30) 및 (32), 도전성 접속부(34), 및 평면 접합부(38)을 포함한다. 광-반응성 FET(10)의 동작이 예시된 실시예의 내용에 따라서 일반적으로 그리고 상세하게 설명될 것이다.
일반적으로, (도시되지 않은) 광원으로부터의 광(36)은 광-반응성 다이오드(24)상에 투사되어 전압을 발생시킨다. 본 명세서에서 사용하는 용어 "광(光, light)"은 반도체 내에 전자-정공(electron-hole) 쌍을 생성시키는 임의의 전자기적 방사를 포함하는 것이다. "광"이란 용어에 포함되는 또 다른 전자 정공 쌍 발생원으로는 전자, 알파 입자, 그 외의 이온 및 원자 입자들을 들 수 있다. 도전성 접속부(34)를 통해서, 발생된 전압은 게이트 소스 전위차를 일으키는데, 이 게이트 소스 전위차는 그 극성이 양인지 음인지에 따라서 광-반응성 FET(10)를 턴 온 또는 턴 오프한다. 광(36)이 제거되면, 그 광에 응답하여 광-반응성 다이오드(24)가 발생시키는 전압은 감쇠되고, 이에 따라 광-반응성 FET(10)는 턴 온 또는 턴 오프된다.
반도체 기판(12)은 실리콘을 포함하고, 소스(14) 및 드레인(18)은 N형 실리콘을 포함하며, 채널(16)은 P형 실리콘을 포함하고 게이트(22) 및 층(26)은 P형 실리콘을 포함하며, 층(28)이 N형 실리콘을 포함한다고 가정하자. 양호하게는, 소스(14), 드레인(18), 및 층(28) 모두가 N+ 형 실리콘을 포함하고 게이트(22)는 P+ 형 실리콘을 포함하며 층(26)은 p- 형 실리콘을 포함한다. 게이트(22)는 예를 들어 다결정질 실리콘 또는 비정질 실리콘을 포함할 수 있다. 스페이서(30) 및 (32)는 예를 들어 산화물 스페이서 또는 질화물 스페이서일 수 있다. 광-반응성 다이오드(24) 내의 층(26) 및 층(28)은 예를 들어 비정질, 다결정질, 또는 단결정 실리콘을 포함할 수 있다. 그 대안으로써, 층(26) 및 층(28)은 광기전(光起電) 분야에서 잘 알려진 게르마늄, 갈륨 아세나이드(arsenide), 인듐 포스파이드(phosphide), 실리콘 카바이드 등과 같은 또 다른 반도체 재료들을 포함할 수 있다. 층(26) 및 층(28) 중 하나는 쇼트키 다이오드를 형성하기 위해 금속 또는 금속 실리사이드 층을 포함할 수 있다. 도전성 접속부(34)는 예를 들어 금속 또는 도핑된 폴리실리콘 막일 수 있는데, 제1도에는 도해를 용이하게 하기 위한 목적으로 단순화된 도전성 접속부(34)로 도시하였다. 다이오드를 소스에 물리적으로 연결시키는 것은 가능한 유일의 구성이다. 본 분야에 숙련된 기술자는 실제 회로에서 디바이스의 작동을 위하여 상기 두 개의 소자를 서로 결합할 필요는 없다는 것을 이해할 것이다.
본 실시예에서는 PN 접합부인 평면 접합부(38)상에 광(36)을 투사함에 따라, 전자-정공 쌍이 생성되어 전자는 층(28)으로 드리프트(drift)하여 확산되고 정공은 층(26)으로 드리프트하여 확산된다. 전자-정공의 공간적 전하 분리로 인해 생성된 전계 효과로 인해 광 기전압이 광-반응성 다이오드(24) 양단에 생긴다. 게이트(22)를 층(26)보다 고농도로 도핑함으로써, 이에 따라 소수 캐리어(carrier)는 PN 접합부(38) 쪽으로 반사되고, 층(26) 및 게이트(22) 모두를 균일하게 도핑한 상태와 비교할 때 광-방응성 다이오드(24) 의 효율성을 약간 증가시킨다. 본 명세서에서는 단순 다이오드(24) 가 개시되었지만, 예를 들어 쇼트키 다이오드 또는 [저농도 도핑된 진성(intrinsic)층이 P와 N영역 사이의 유전 장벽 역할을 하는 PIN 다이오드 등과 같은 다른 유형의 다이오드가 본 발명에 사용될 수 있다는 것을 이해할 수 있을 것이다. 또한 제1도는 NFET를 도시하고 있지만, 본 발명은 PFET에 대해서도 적용된다는 것을 이해할 수 있을 것이다. PFET에서는 P와 N층을 반전시킴으로써 게이트상의 다이오드의 극성을 반전시킬 수 있으며, 올바른 게이트 대 소스 전압 극성을 제공할 수 있다.
쇼트키 다이오드는 다 결정질 실리콘 또는 비정질 실리콘 중 어는 것으로도 형성될 수 있다. 쇼트키 다이오드의 금속은 반도체 표면에 또는 게이트 폴리실리콘과 다이오드 실리콘 사이에 배치될 수 있다. 쇼트키 다이오드를 사용함으로써 비정질 다이오드 형성 공정을 단순화시킬 수 있는데, 그 이유는 금속이 블랭킷(blanket)층으로서 피착될 수 있고 비정질 또는 다 결정질 실리콘의 단일 층만을 피착 해도 되기 때문이다.
제2도는 본 발명에 따른 광-반응성 FET(40)을 도시한다. 광-반응성 FET(40)은 제2광-반응성 다이오드(42)가 다이오드(24) 상부에 적층되고 저항성(ohmic) 접촉부(52)가 다이오드(24)와 (42)사이에 도입된다는 점을 제외하고 제1도의 FET(10)과 유사하다. 각각의 다이오드 층은 제1도의 것보다 얇은 두께를 가지므로 광은 두 개의 다이오드에서 균일하게 흡수된다. 광-반응성 다이오드(42)는 층(48) 및 층(50)을 포함한다. 제2도의 광-반응성 FET의 예시적인 실시예가 이제 개시된다.
게이트(22)와 층(26)과 층(28)이 제1도에 도시된 FET(10)의 실시예에 대해서 앞서 설명한 대로 도핑된다고 가정하자. 층(48)과 (50)은 층(26)과 층(28) 과 같이 실리콘을 포함하고, 예를 들어 비정질, 다 결정질, 단결정 실리콘 또는 앞서 제시한 다른 반도체 재료가 될 수 있다. 또한, 층(48)은 P- 형 도펀트로 도핑되고 층(50)은 N+ 형 도펀트로 도핑되었다고 가정하자. N+ 형 도펀트를 포함하는 층(28)과 P- 형 도펀트를 포함하는 층(48)으로 인해, 층(28)과 층(48)사이의 접합부와 관련된 공간 전하 영역의 형성을 방지하기 위해 저항성 접촉부(52)가 부가된다. 저항성 접촉부(52)는 예를 들어 티타늄 질화물이나 또는 티타늄, 코발트, 몰리브덴, 또는 텅스텐을 함유한 실리사이드로 이뤄진 층이 될 수 있다. 저항성 접촉부(52)는 또 다른 예로서 금속 박층이 될 수 있다. 디바이스 접촉성을 향상시키기 위해서 P+ 형 층이 층(48)아래에 형성될 수 있다. 양(陽)의 게이트 대 소스 전압이 가해지면, P형 채널(16)내의 정공은 이주하고(migrate), 전자가 그쪽으로 이끌려서 N형 소스(14)와 드레인(18)을 접속시키는 N형 반전 영역이 생성된다. 상술한 바와 같이, 광-반응성 다이오드(24)와 (42)는 도전성 접속부(34)를 통해 제1도의 광-반응성 FET(10)보다 더 큰 게이트 대 소스 전위차 (게이트가 소스에 대하여 높은 전위를 가짐)를 제공해주는 추가 전압을 제공한다. 더 큰 전위차는 FET(40)를 더욱 강하게 턴 온(turn-on)시키고 전류를 요구하는 응용에 대해 더 많은 전류를 제공한다.
두 개의 다이오드만이 제2도의 광-반응성 FET(40)내에서 적층된 것으로 도시되었지만 특정 응용예에 대해서 요구되는 전압을 얻기 위해 임의 개수의 다이오드가 적층될 수 있다는 것을 알아야 한다. 그러나, 적층 다이오드 개수가 증가함에 따라서, 광(36)이 모든 다이오드의 모든 층을 관통할 수 있도록 하기 위해 다이오드내의 층 두께를 조정할 필요가 있다.
광-반응성 FET(40)의 다이오드(24) 와 (42)의 층 [그리고 제1도의 다이오드(24)의 층]이 비정질, 다결정질, 또는 단결정 실리콘을 포함하는 것으로 설명하였지만, 결정질 실리콘보다는 비정질 실리콘이 바람직하다. 그 이유는 결정질 실리콘이 수소화된(hydrogenated) 비정질 실리콘보다 훨씬 낮은 흡수 계수를 가지므로 훨씬 두꺼운 층이 필요하다는 사실 때문이다. 예를 들어, 1 마이클론의 수소화된 비정질 실리콘은 약 1.55eV의 등가 광 밴드 갭도다 더 큰 에너지를 갖는 대부분의 광자를 흡수할 수 있다. 이 흡수 능력은 약 100마이크론 두께의 결정질 실리콘의 흡수 능력에 대응되는 것이다. 따라서 광(36)의 최대량이 다이오드 층에서 흡수되는 것을 보장해 주고 가능한 한 최소 광량만이 채널(16)상에 투사되도록 하려면, 다이오드에 결정질 실리콘을 사용하는 것은 바람직하지 않다. 쇼트키 다이오드에서 금속층을 사용하는 것은 금속 층의 반사로 인해 아주 미소한 광량만이 채널(16)에 도달하는 것을 더 보장해 준다. 또한 채널 위쪽에서 광의 수를 더 확실히 하기 위해 비정질 실리콘이 게이트(22)의 재료로 사용될 수 있다.
또한, 관통 길이가 소망하는 값이 되도록 하기 위해서 광(36)의 성분이 조절될 수 있다. 예를 들어, 흡수 계수가 파장에 따라 감소하기 때문에 특정 파장들을 복합시킨 관이 적합하다. 다이오드 층의 두께를 조절하는 예로서 제2도의 광-반응성 FET(40)를 고려할 때, 층(48) 및 층(50)을 대응 층(26) 및 층(28)보다 얇게 할 수 있으며, 이에 따라 광(36)의 정도가 다이오드(42)에서 흡수되고 나머지 반은 다이오드(24)에서 흡수되도록 할 수 있다.
본 발명의 다이오드 ( 및 일반적으로 FET)가 실리콘이 아닌 갈륨 아세나이드 또는 게르마늄과 같은 다른 유형의 반도체 재료로 형성될 수 있다는 것을 인지해야 한다. 그러나 본 발명에 따른 광-반응성 FET가 실리콘에 기반을 둔 반도체 칩의 일부로 만들어진다면 공정 단계수를 최소화하기 위해 실리콘을 사용하는 것이 가장 효과적이다. 예를 들어 제1도에서 층(28), 소스(14) 및 드레인(18)에 N+ 형으로 도핑된 실리콘을 사용함으로써, 소스(14) 및 드레인(18)이 심겨지는(implanted) 것과 동시에 층 (28)을 도핑하는 것이 가능하다. 따라서 본 발명에 따른 광-반응성 FET에서의 다이오드의 조합 또는 다이오드들은 공정 단계의 조합을 용이하게 하고 이에 따라 제조 비용을 감소시킨다.
본 발명에 따른 광-반응성 FET는 광 신호 검지를 요하는 임의의 응용과 간은 많은 응용예에 대해서 유용하다. 또 다른 예로서 본 발명에 따른 광-반응성 FET는 이미지 처리에도 유용하다.
본 발명의 두 번째 특징에 따르면, 본 발명의 첫 번째 특징에 따른 광-반응성 FET를 형성하는 방법이 제공된다. 본 방법은 제2도의 광-반응성 FET(40)에 대해서 기술된다. 초기에, 게이트 유전층(20)은 종래 기술을 사용하여 반도체 기판(12)상에 열 성장되거나 피착된다. 게이트(22)는 고농도 P+ 형으로 도핑된 블랭킷(blanket)층이 되도록 피착되고, 이어서 다이오드 층(26)이 P- 형으로 도핑된 블랭킷 층이 되도록 피착된다. 이어서 층(28)이 N+ 형으로 도핑된 블랭킷 층이 되도록 피착되고, 첫 번째 다이오드에 대한 층 피착이 완료된다. 블랭킷 층 피착은 예를 들어 당업계에 잘 알려진 기법인 인-시투(in-situ) CVD 피착에 의해 이뤄질 수 있는데, 이 피착법에서는 도핑 유형과 도핑 레벨이 실리콘 피착 동안 조정된다. 따라서, 게이트(22) 및 다이오드 층 (26)과(28)에 대해 서로 다른 도핑을 수행하는 것은 인-시투 피착에 의해 달성된다. 확산 또는 이온 주입과 같은 또 다른 기법이 사용될 수 있다. 그러나, 이온 주입은 고온 어닐(anneal)을 필요로 하기 때문에 바람직하지 않은데, 그 이유는 고온 어닐이 비정질 실리콘을 다결정질 실리콘으로 변화시켜서 광을 덜 흡수하도록 만들기 때문이다. 이어서, 저항성 접촉부(52)는 예를 들어 티타늄 질화물로 된 한 층 또는 금속으로 된 한 층을 포함할 수 있는데, 둘 모두 그 밑의 N+층과 그 위에 이어서 피착되는 P+층에게 저항성 접촉부를 형성해 준다. 물론 이 금속층은 광이 그 밑에 있는 다이오드까지 관통할 수 있도록 50-200Å 정도로 아주 얇아야 한다. 그 대안으로서, 모든 실리콘 층이 약 450°C의 온도에서 어닐을 겪고 피착된 후 금속 실리사이드가 형성될 수 있다.
저항성 접촉부(52)를 형성한 후에 층(22) 및/또는 층(26)에 대해 이미 설명한것과 유사한 방식으로 층(48)이 형성되고 도핑된다. 층(48)을 형성한 후에 실리콘층이 피착되고 이층은 도핑된 층(50)이 된다. 최종적으로 캡(cap) 유전체가 피착된다. 이 캡은 실리콘과 그 위에 후속하여 피착될 다른 재료 사이의 항 반사(antireflective) 코팅에 적합한 굴절율을 갖는 재료로 형성된다. 그런 재료로서는 티타늄 산화물 및 탄탈륨 펜트산화물(pentoxide) 등이 있다. 모든 층이 피착된 후에 한 번에 마스킹을 하는 것이 바람직하다. 종래의 마스킹 및 방향성 에칭법을 써서 게이트 및 게이트상에 적층 평면 다이오드를 정의하게 된다. 이어서, 측벽 스페이서(4) 및 (46)이 형성되고 소스(14) 및 드레인(18)이 층(50)이 도핑되는 것과 동시에 심겨진다. 소스(14) 및 드레인(18)이 심겨진 후 그 내의 도펀트를 활성하기 위해 어닐이 수행된다. 층(50)은 또한 인-시투 피착 동안 도핑되고, 이어서 캡 유전물에 의해 소스/드레인 주입으로부터 보호될 수 있다. 광-반응성 FET(40)의 형성 후에 도전성 접속부(34) 또는 또다른 회로에 대한 접속부가, 예를 들어 금속 접속부를 생성시킴으로써 만들어질 수 있다.
그 대안으로서, 소스 및 드레인을 심는 것과 어닐은 층(26), (28), (48) 및 (50)의 피착 이전 뿐만 아니라 저항성 접촉부(52)가 형성되기 전에 수행될 수 있다. 이는 게이트(22)가 될 블랭킷 층을, 예를 들어 블랭킷의 두꺼운 산화물 캡(60) (제3(a)도 참조)으로 씌움으로써(capping) 달성된다. 씌움(capping) 이후에, 종래의 마스킹 및 방향성 에칭법을 이용하여 게이트 및 그 위의 캡 (제3(b)도 참조)을 정의한다. 이 어서, 질화물 스페이서(62)가 형성되며, 소스 및 드레인이 심겨지고 어닐된다. (제3(c)도를 참조). 소스 및 드레인이 심겨지고 어닐된 후에 캡은 제거되고 (제3(d)도 참조). 다이오드 층(24) 및 (42)가 CVD 피착과 확산(diffusion) 공정 또는 다음에 설명할 인-시투 피차과 리세스(recess)에칭법의 순차적 공정에 의해 형성된다. 공정 동난 제3(d)도에 도시한 것처럼 디바이스 사이의 공간을 채우기 위하여 만드렐(mandrel,63)이 먼저 피착되고 평탄화된다. [캡 산화물(60)에서 멈춤]. 이어서, 캡 산화물(60)이 제거되고 제1반도체 층(64)이 피착되어 제거된 캡으로 인해 비워진 영역을 충전(充塡)한다. (제3(e)도 참조). 이 층은 이후 리지스트(resist)와 같은 충전 층(66)을 피착함으로써 평탄화되고 이후 평면 층(68)이 그 영역에 남겨지도록 하기 위해 리세스 에칭이 진행된다. (제3(f)도 참조). 평면 층(68)은 도핑 후에 광-반응성 FET(40)의 층(26)이 된다. 피착, 평탄화, 및 리세스 에치 단계는 저항성 접촉부 층(52)까지 포함하여 각각의 층에 대하여 반복된다. 모든 층이 형성되었을 때 만드렐(63)이 제거되거나 또는 소스/드레인 접촉부가 만드렐963)을 통해서 만들어진다. 이 대안 공정 동안 다이오드를 형성하는 동안에 사용된 비정질 실리콘은 소스/드레인 어닐 공정에서 고온에 노출되지 않기 때문에 비정질인 상태로 남게 된다.
대안으로 상기 설명한 평탄화 및 리세스 에치 단계를 생략하여 순차적으로 다이오드 층들을 간단하게 피착할 수 있다. 이 경우 각 층의 일부분은 그에 의해 형성된 다이오드 적층 표면과 교차하게 되며(intersect), 평면 접합부 또는 접합부들은 층의 곡률을 실제적으로 따라가게 된다. 적절한 마스킹을 통해, 층들 사이의 단락을 회피할 수 있도록 상부 층에 대한 접촉을 이룰 수 있다.
인-시투 피착 기법을 사용할 때 양호한 저항성 접촉성을 보장해 주기 위해 고농도 도핑된 영역이 저항성 접촉 층의 양 표면과 접촉하도록 제공될 수 있다. 상술한 공정에서 예를 들어 P+ 형 재료로 형성된 층이 저항성 접촉 층 바로 위에 추가로 제공될 수 있다. 상부 다이오드에 대한 P- 및 N+ 층이 이후 피착된다. 그러면 이 구조는 (P+, P-, N+, Tin, P+, P-, N+)형 구조가 된다. 저항성 접촉 층 위의 구조는 다음에 설명할 것과 동일하다.
고(高) 또는 저(低) 임계 전압(VT)중 어느 한 값을 갖는 FET가 본 발명의 공정을 사용하여 형성될 수 있다. 상기 설명한 구조를 갖는 N- 형 채널 디바이스 즉 P+ 형 도핑 처리된 게이트는 고 VT를 갖는다. 이 경우 게이트가 그 위에 단일 다이오드를 갖게 되는 FET의 게이트에 대한 소망 구조는 (P+, P-, N+)형 구조가 된다 N+ 형 도핑이 게이트에 제공되면 FET의 VT는 1/2 Volt 만큼 낮아지고 디바이스는 광으로 턴온하기에 더 쉬워진다. 이 경우 게이트가 단일 다이오드를 갖게 되는 FET의 게이트에 대한 소망 구조는 (N+, TiP-, N+)형 구조가 되고 TiN 층은 앞에서 설명한 대로 저항성 접촉부를 제공하는 구실을 한다. 물론 VT는 채널 도핑을 조정함으로써 더 조정될 수 있다.
본 발명의 몇 가지 면들이 여기 설명되고 도시되었지만 동일 목적을 성취하기 위해 대안 측면을 갖는 예가 본 분야에 익숙한 자에 의해 만들어질 수 있다. 예를 들어 FET는 엔헨스먼트(enhancement) 모드 또는 디플리션(depleion) 모드 디바이스가 될 수 있다. 후자의 경우 게이트 위의 다이오드 층에 대한 도핑은 광기전압이 트랜지스터를 턴 오프 하도록 이뤄질 수 있다. 따라서 본 발명의 진정한 정신과 범위에 속하는 그러한 모든 대안 예들을 포괄하기 위해 특허 청구 범위가 의도되었다.

Claims (28)

  1. 게이트, 평면 접합부를 가지며 상기 게이트에 수직으로 인접한 광-반응성 다이오드, 상기 광-반응성 다이오드와 자기-정렬된(self-aligned) 소스(source), 상기 광-반응성 다이오드와 자기-정렬된 드레인. 상기 소스와 상기 드레인 사이의 채널 영역, 및 상기 채널 영역과 상기 게이트 사이의 유전층을 포함하는 광-반응성 FET.
  2. 제1항에 있어서, 상기 광-반응성 다이오드와 상기 소스 사이의 전기적 접속부를 더 포함하는 광-반응성 FET.
  3. 제1항에 있어서, 상기 게이트는 다결정질 실리콘 또는 비정질 실리콘 중 어느 하나를 포함하는 광-반응성 FET.
  4. 제1항에 있어서. 상기 게이트는 P+ 형 도펀트 또는 N+ 형 도펀트 중 어느 하나를 포함하고 상기 평면 접합부는 P- 형 도펀트를 포함하는 광-반응성 FET.
  5. 제4항에 있어서, 상기 평면 접합부는 N+ 형 도펀트를 더 포함하는 광-반응성 FET.
  6. 제5항에 있어서, 상기 게이트와 상기 광-반응성 다이오드 사이의 저항성 접촉부(ohmiccontact)를 더 포함하는 광-반응성 FET.
  7. 게이트, 및 상기 게이트에 수직으로 인접하며 평면 접합부를 갖는 쇼트키(Schottky)가 다이오드를 포함하는 광-반응성 FET.
  8. 제1항에 있어서, 상기 광-반응성 다이오드는 PIN 다이오드를 포함하는 광-반응성 FET.
  9. 제1항에 있어서, 상기 평면 접합부는 PN 접합부 또는 이형 접합부(heterojuntion)중 어느 하나를 포함하는 광-반응성 FET.
  10. 제1항에 있어서, 상기 유전층과 상기 게이트는 상기 소스 및 상기 드레인의 일부 영역을 도포하는 광-반응성 FET.
  11. 게이트, 및 상기 게이트에 수직으로 인접한 두 개 이상의 적층 광-반응성 다이오드-상기 두 개 이상의 적층 광-반응성 다이오드는 각각 평면 접합부를 포함하는 광-반응성 FET.
  12. 제11항에 있어서, 상기 두 개 이상의 광-반응성 다이오드 각각의 사이에 저항성 접촉부를 더 포함하는 광-반응성 FET.
  13. 제12항에 있어서, 상기 저항성 접촉부는 티타늄 질화물(titanum nitride) 층을 포함 하는 광-반응성 FET.
  14. (a) 반도체 기판을 제공하는 단계, (b) 유전층을 상기 반도체 기판상에 형성하는 단계, (c) 게이트를 상기 유전층상에 형성하는 단계, (d) 평면 접합부를 포함하는 광-반응성 다이오드를 상기 게이트에 수직으로 인접하도록 형성하되, 상기 형성된 광-반응성 다이오드가 상기 게이트보다 크지 않은 영역을 덮게 되는 단계, 및 (e) 소스 및 드레인을 상기 반도체 기판에 형성하는 단계를 포함하는 광-반응성 FET 형성 방법.
  15. 광-반응성 FET를 형성하는 방법에 있어서, (a) 반도체 기판을 제공하는 단계, (b)유전층을 상기 반도체 기판상에 피착하는 단계, (c) 게이트를 상기 유전층상에 형성하고, 평면 접합부를 포함하는 광-반응성 다이오드를 상기 게이트에 수직으로 인접하게 형성하는 단계를 포함하되, 상기 형성 단계는 (c1) 제1반도체 재료층을 상기 유전층상에 피착하는 단계, (c2) 상기 유전층에 인접한 상기 제1반도체 재료층의 제1영역을 제1농도의 제1형 도펀트(dopant)로 도핑하는 제1영역 도핑 단계, (c3) 상기 제1영역에 인접한 상기 제1반도체 재료층의 제2영역을 제2농도의 상기 제1형 도펀트로 도핑하는 제2영역 도핑 단계, (c4) 제2반도체 재료층을 상기 제1반도체 재료층상에 피착하는 단계, 및 (c5) 상기 제2반도체 재료층을 제2형 도펀트로 도핑하는 제2반도체 재료층 도핑 단계를 포함하며, (d) 소스 및 드레인을 상기 반도체 기판에 형성하는 단계를 포함하는 광-반응성 FET 형성 방법.
  16. 제15항에 있어서, 상기 제1영역 도핑 단계는 P- 형 도펀트로 도핑하는 단계를 포함하고, 상기 제2영역 도핑 단계는 P- 형 도펀트로 도핑하는 단계를 포함하되, 상기 제1농도는 상기 제2농도보다 높고, 상기 제2반도체 재료층 도핑 단계는 N- 형 도펀트로 도핑하는 단계를 포함하는 광-반응성 FET 형성 방법.
  17. (a) 반도체 기판을 제공하는 단계, (b) 유전층을 상기 반도체 기판상에 피착하는 단계, (c) 게이트를 상기 유전층상에 형성하는 단계, (d) 평면 접합부를 광-반응성 다이오드를 상기 게이트에 수직으로 인접하게 형성하는 단계, (e) 소스 및 드레인을 상기 반도체 기판에 형성하는 단계, (f) 저항성 접촉부를 상기 광-반응성 다이오드상에 형성하는 단계, 및 (g) 또 다른 광-반응성 다이오드를 상기 저항성 접촉부상에 형성하는 단계를 포함하는 광-반응성 FET 형성 방법.
  18. 제14항에 있어서, 상기 (e) 단계는 상기 (d)단계보다 선행하는 방법.
  19. 제14항에 있어서, 상기 (c)단계 및 (d) 단계는 함께 상기 유전층상에 복수의 반도체 재료층을 형성하는 단계, 상기 복수의 반도체 재료층 중 적어도 하나를 도핑하는 단계, 및 상기 게이트 및 상기 광-반응성 다이오드를 정의하는 단계를 포함하는 방법.
  20. 제14항에 있어서, 상기 (e) 단계는 금속층을 상기 유전층상에 피착하는 단계를 더 포함하고, 상기 (d) 단계는 상기 광-반응성 다이오드를 상기 금속층상에 형성하는 단계를 포함하는 방법.
  21. (a) 반도체 기판을 제공하는 단계, (b) 유전층을 상기 반도체 기판상에 형성하는 단계, (c) 게이트를 상기 유전층상에 형성하는 단계, (d) 평면 접합부를 포함하는 광-반응성 다이오드를 상기 게이트에 수직으로 인접하고 상기 게이트에 자가-정렬되도록 형성하는 단계, 및 (e)소스 및 드레인을 상기 반도체 기판에 형성하는 단게를 포함하되, 상기 (e) 단계는 상기 소스 및 드레인을 상기 게이트 및 상기 광-반응성 다이오드에 자가-정렬되도록 형성하는 단계를 포함하는 광-반응성 FET 형성 방법.
  22. 제18항에 있어서, 상기 기판상에 멘드렐(mandrel) 층을 제공하여 상기 광-반응성 다이오드를 상기 게이트 및 상기 소스와 드레인에 자가-정렬시키는 단계를 더 포함하는 방법.
  23. (a) 반도체를 제공하는 단계, (b) 스위칭 부재를 포함하는 트랜지스터를 상기 반도체상에 형성하는 단계 및 (c) 광-반응성 다이오드를 상기 스위칭 부재와 접촉하고 상기 스위칭 부재보다 크지 않은 영역을 덮도록 형성하는 단계를 포함하는 광-반응성 FET 형성 방법.
  24. 제23항에 있어서, 상기 스위칭 부재는 게이트를 포함하는 방법.
  25. 제24항에 있어서, 소스 확산 영역 및 드레인 확산 영역을 상기 게이트와 자가-정렬되도록 형성하는 단계를 더 포함하는 방법.
  26. 제25항에 있어서, 상기 (c) 단계는 접합부가 상기 게이트와 수직하게 인접하도록 상기 광-반응성 다이오드를 형성하는 단계를 포함하는 방법.
  27. 제23항에 있어서, 상기 스위칭 부재 및 상기 광-반응성 다이오드는 단일 마스킹 단계에서 형성되는 방법.
  28. 제1항에 있어서, 상기 게이트에 인접한 절연 스페이서를 더 포함하는 광-반응성 FET.
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