KR960030439A - 광 fet - Google Patents

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Abstract

광 FET가 케이트 위에 적층된 하나 이상의 광 응답 다이오드를 포함한다. 각각의 다이오드는 평면(수평)접합부를 포함한다. 다이오드 개수는 소망하는 게이트 대 소스 전위차를 이루기 위해 선택된다. 전기적 접속부는 다이오드를 FET의 소스에게 접속시킨다.

Description

광 FET
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따라서 게이트와 인접한 단일 다이오드를 갖는 광 응답 FET를 도시한다.

Claims (25)

  1. 게이트, 및 상기 게이트에 수직으로 인접하고, 평면 접합부를 갖는 광 응답 다이오드를 포함하는 것을 특징으로 하는 광 응답 FET.
  2. 제1항에 있어서, 소스, 및 상기 광 응답 다이오드와 상기 소스 사이의 전기적 접속부를 더 포함하는 것을 특징으로 하는 광 응답 FET.
  3. 제1항에 있어서, 상기 게이트가 다결정질 실리콘을 포함하는 것을 특징으로 하는 광 응답 FET.
  4. 제1항에 있어서, 상기 게이트가 비정질 실리콘을 포함하는 것을 특징으로 하는 광 응답 FET.
  5. 제1항에 있어서, 상기 게이트가 P+ 형 도펀트를 포함하고 상기 평면 접합부가 P- 형 도펀트를 포함하는 것을 특징으로 하는 광 응답 FET.
  6. 제5항에 있어서, 상기 평면 접합부가 N+ 형 도펀트를 더 포함하는 것을 특징으로 하는 광 응답 FET.
  7. 제1항에 있어서, 상기 게이트가 N+ 형 도펀트를 포함하고, 상기 평면 접합부가 P-형 도펀트를 포함하는 것을 특징으로 하는 광 응답 FET.
  8. 제7항에 있어서, 상기 평면 접합부가 N+ 형 도펀트를 더 포함하는 것을 특징으로 하는 광 응답 FET.
  9. 제8항에 있어서, 상기 게이트와 상기 광 응답 다이오드 사이의 옴 접촉부를 더 포함하는 것을 특징으로 하는 광 응답 FET.
  10. 제1항에 있어서, 상기 광 응답 다이오드가 쇼트키 다이오드를 포함하는 것을 특징으로 하는 광 응답 FET.
  11. 제1항에 있어서, 상기 광 응답 다이오드가 PIN 다이오드를 포함하는 것을 특징으로 하는 광 응답 FET.
  12. 제1항에 있어서, 상기 평면 접합부가 PN 접합부를 포함하는 것을 특징으로 하는 광 응답 FET.
  13. 제1항에 있어서, 상기 평면 접합부가 이형 접합부(heterojuntion)를 포함하는 것을 특징으로 하는 광 응답 FET.
  14. 제1항에 있어서, 상기 광 응답 FET가 반도체 칩 위에 배치되는(reside) 것을 특징으로 하는 광 응답 FET.
  15. 제1항에 있어서, 소스, 드레인, 상기 소스와 상기 드레인 사이의 채널 영역, 및 상기 채널 영역과 상기 게이트 사이의 유전층을 더 포함하고, 상기 유전층과 상기 게이트가 상기 소스 및 상기 드레인의 일부 영역을 도포하는 것을 특징으로 하는 광 응답 FET.
  16. 게이트, 및 그 각각이 평면 접합부를 포함하고 상기 게이트에 수직으로 인접한 최소한 두개의 적층된 광 응답 다이오드를 포함하는 것을 특징으로 하는 광 응답 FET.
  17. 제16항에 있어서, 상기 최소한 두 개의 광 응답 다이오드 각각 사이에 옴 접촉부를 더 포함하는 것을 특징으로 하는 광 응답 FET.
  18. 제17항에 있어서, 상기 옴 접촉부가 티타늄 질화물로 된 층을 포함하는 것을 특징으로 하는 광 응답 FET.
  19. 광 응답 FET를 형성하는 방법에 있어서, (a) 반도체 기판을 제공하는 단계, (b) 상기 반도체 기판 위에 유전층을 증착시키는 단계, (c) 상기 유전층 위에 게이트를 형성하는 단계, (d) 평면 접합부를 포함하고 상기 게이트에 수직으로 인접한 광 응답 다이오드를 형성하는 단계, (e) 상기 반도체 기판 내에 소스 및 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 광 응답 FET를 형성하는 방법.
  20. 제19항에 있어서, 상기 단계(c) 및 (d)가, 상기 유전층 위에 제1반도체 재료 층을 증착시키는 단계, 제1농도를 갖는 제1도펀트 유형으로 상기 유전층에 인접한 상기 제1반도체 재료층의 제1영역을 도핑하는 단계, 제2농도를 갖는 상기 제1도펀트 유형으로 상기 제1영역에 인접한 상기 제1반도체 재료층의 제2영역을 도핑하는 단계, 반도체 재료의 상기 제1층 위에 제2반도체 재료층을 증착시키는 단계, 및 제2도펀트 유형으로 상기 제2반도체 재료층을 도핑하는 단계를 함께 포함하는 것을 특징으로 하는 광 응답 FET를 형성하는 방법.
  21. 제20항에 있어서, 제1영역을 도핑하는 상기 단계가 P+ 도펀트로 도핑하는 단계를 포함하고, 제2영역을 도핑하는 상기 단계가 P-형 도펀트로 도핑하는 단계를 포함하고, 상기 제2층을 도핑하는 상기 단계가 N+ 도펀트로 도핑하는 단계를 포함하는 것을 특징으로 하는 광 응답 FET를 형성하는 방법.
  22. 제19항에 있어서, 상기 광 응답 다이오드 위에 옴 접촉부를 형성하는 단계, 및 상기 옴 접촉부 위에 또다른 광 응답 다이오드를 형성하는 단계를 포함하는 것을 특징으로 하는 광 응답 FET를 형성하는 방법.
  23. 제19항에 있어서, 상기 단계(e)가 상기 단계(d)에 선행하는 것을 특징으로 하는 광 응답 FET를 형성하는 방법.
  24. 제19항에 있어서, 상기 단계(c) 및 (d)가, 상기 유전층 위에 다수의 반도체 재료층을 형성하는 단계, 상기 다수의 반도체 재료층 중 최소한 한 층을 도핑하는 단계, 및 상기 게이트 및 상기 광 응답 다이오드를 정하는(define) 단계를 함께 포함하는 것을 특징으로 하는 광 응답 FET를 형성하는 방법.
  25. 제19항에 있어서, 상기 단계(d)가 금속층을 증착시키는 단계를 포함하는 것을 특징으로 하는 광 응답 FET를 형성하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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