KR920015424A - 반도체 제조 방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 공정단면도.
Claims (1)
- 기판위에 초기 산화막을 형성하고 제1폴리실리콘을 형성하여 패터닝하므로 트랜지스터의 게이트를 형성하는 공정과, 제1CVD산화막을 형성하고 RIE에치 방법에 의해 스페이서를 형성하는 공정과, 선택적으로 제2폴리실리콘을 형성하고 비소 이온을 주입하는 공정과, 어닐링을 실시하여 기판내에 셀로우 정션이 형성되게 하는 공정과, 제2CVD산화막을 형성하고 콘택홀을 형성하여 메탈을 디포지션하는 공정을 차례로 실시함을 특징으로 하는 반도체 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000283A KR100209593B1 (ko) | 1991-01-10 | 1991-01-10 | 반도체 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910000283A KR100209593B1 (ko) | 1991-01-10 | 1991-01-10 | 반도체 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920015424A true KR920015424A (ko) | 1992-08-26 |
| KR100209593B1 KR100209593B1 (ko) | 1999-07-15 |
Family
ID=19309608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910000283A KR100209593B1 (ko) | 1991-01-10 | 1991-01-10 | 반도체 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100209593B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419747B1 (ko) * | 1996-05-22 | 2004-07-07 | 주식회사 하이닉스반도체 | 고전압트랜지스터형성방법 |
-
1991
- 1991-01-10 KR KR1019910000283A patent/KR100209593B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419747B1 (ko) * | 1996-05-22 | 2004-07-07 | 주식회사 하이닉스반도체 | 고전압트랜지스터형성방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100209593B1 (ko) | 1999-07-15 |
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